阅读说明：本技术 一种半导体封装器件 (Semiconductor packaging device ) 是由 谢建友 马晓波 于 2020-05-28 设计创作，主要内容包括：本申请公开了一种半导体封装器件,该半导体封装器件包括：基板、主芯片、导电件、塑封层、第一封装模块和键合线；其中主芯片位于基板的一侧,且主芯片的非功能面朝向基板；导电件位于主芯片功能面上的连接焊盘上,与连接焊盘电连接；塑封层覆盖主芯片和导电件的侧面；第一封装模块位于基板的一侧且与主芯片同层设置；键合线的两端分别与导电件从塑封层中露出的表面和第一封装模块电连接。通过上述方式,半导体封装器件的主芯片的功能面保护在塑封层之下,主芯片表面的气密性更好,导电件与主芯片的功能面上的连接焊盘电连接并与第一封装模块电连接,连接结构更稳定可靠。(The application discloses semiconductor package device, this semiconductor package device includes: the chip packaging structure comprises a substrate, a main chip, a conductive piece, a plastic packaging layer, a first packaging module and a bonding wire; the main chip is positioned on one side of the substrate, and the non-functional surface of the main chip faces the substrate; the conductive piece is positioned on the connecting bonding pad on the functional surface of the main chip and is electrically connected with the connecting bonding pad; the plastic packaging layer covers the main chip and the side surface of the conductive piece; the first packaging module is positioned on one side of the substrate and arranged on the same layer with the main chip; and two ends of the bonding wire are respectively electrically connected with the surface of the conductive piece exposed from the plastic packaging layer and the first packaging module. Through the mode, the functional surface of the main chip of the semiconductor packaging device is protected below the plastic packaging layer, the air tightness of the surface of the main chip is better, the conductive piece is electrically connected with the connecting pad on the functional surface of the main chip and electrically connected with the first packaging module, and the connecting structure is more stable and reliable.)

一种半导体封装器件

技术领域

本申请涉及半导体封装技术领域，特别是涉及一种半导体封装器件。

背景技术

现有的系统级封装中，会对将多个具有不同功能和采用不同工艺制备的有源元件或无源元件先做封装，制成封装模块后再与芯片利用打线的方式连接，并在芯片功能面上打线的键合点上点胶，但是点胶处的强度以及气密性较差，受应力和水汽的影响很大，由此形成的半导体封装器件的可靠性较低。

发明内容

本申请主要解决的技术问题是提供一种半导体封装器件，能够将主芯片的功能面保护在塑封层之下，使主芯片表面的气密性更好，导电件与主芯片的功能面上的连接焊盘电连接并与第一封装模块电连接，使连接结构更稳定可靠。

为解决上述技术问题，本申请采用的一个技术方案是：提供一种半导体封装器件，该半导体封装器件包括：基板、主芯片、导电件、塑封层、第一封装模块和键合线；其中，所述主芯片位于所述基板的一侧，且所述主芯片的非功能面朝向所述基板；所述导电件位于所述主芯片功能面上的连接焊盘上，与所述连接焊盘电连接；所述塑封层覆盖所述主芯片和所述导电件的侧面；所述第一封装模块位于所述基板的所述一侧且与所述主芯片同层设置；所述键合线的两端分别与所述导电件从所述塑封层中露出的表面和所述第一封装模块电连接。

其中，所述塑封层对应所述连接焊盘的位置处设置有第一开口，所述导电件为导电柱，所述导电柱填充所述第一开口。

其中，所述塑封层对应所述连接焊盘的位置处设置有第一开口，所述导电件包括：溅射金属层，覆盖所述第一开口的内壁；导电柱，位于所述溅射金属层上，且填充所述第一开口。

其中，所述半导体封装器件还包括：软质镀层，位于所述导电件从所述塑封层中露出的表面，所述键合线与所述软质镀层电连接。

其中，所述软质镀层包括依次层叠设置的镍层和金层，其中，镍层位于所述导电件与所述金层之间。

其中，所述半导体封装器件还包括：还包括：焊料层，位于所述导电件从所述塑封层中露出的表面，所述键合线与所述焊料层电连接。

其中，所述半导体封装器件还包括：还包括：非导电胶层，位于所述主芯片面向所述基板一侧的表面，以及所述第一封装模块面向所述基板一侧的表面。

其中，所述半导体封装器件还包括：还包括：保护壳，位于所述基板一侧，且所述主芯片、所述导电件、所述塑封层、所述第一封装模块和所述键合线容置于所述保护壳的容置空间内。

其中，所述键合线为金线、银线、铜线、铝线和铝包铜线中的一种。

其中，所述第一封装模块为已预先封装的微机电系统，所述主芯片为专用集成芯片。

本申请的有益效果是：本申请所提供的半导体封装器件，其主芯片保护在塑封层下，主芯片的功能面不直接裸露，提高了主芯片功能面的气密性，并且主芯片功能面上的连接焊盘上的导电件，与已经预先封装的第一封装模块通过键合线电连接，提高了主芯片与第一封装模块连接结构的稳定性，降低了应力的影响，使连接更可靠。

附图说明

为了更清楚地说明本申请实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。其中：

图1是本申请半导体封装器件一实施方式的结构示意图；

图2是形成图1中半导体封装器件一实施方式的流程示意图；

图3是图2中步骤S101对应的一实施方式的结构示意图；

图4是图2中步骤S101对应的一实施方式的流程示意图；

图5a是图4中步骤S201对应的一实施方式的结构示意图；

图5b是图4中步骤S202对应的一实施方式的结构示意图；

图5c是图4中步骤S203对应的一实施方式的结构示意图；

图6是图4中步骤S204对应的一实施方式的流程示意图；

图7a是图6中步骤S301对应的一实施方式的结构示意图；

图7b是图6中步骤S302对应的一实施方式的结构示意图；

图8是图2中步骤S102对应的一实施方式的结构示意图；

图9是本申请半导体封装器件另一实施方式的结构示意图；

图10是形成图9中半导体封装器件一实施方式的流程示意图；

图11是图10中步骤S401对应的一实施方式的结构示意图；

图12是图10中步骤S402对应的一实施方式的流程示意图；

图13a是图12中步骤S501对应的一实施方式的结构示意图；

图13b是图12中步骤S502对应的一实施方式的结构示意图；

图14是本申请半导体封装器件又一实施方式的结构示意图；

图15是本申请半导体封装器件又一实施方式的结构示意图；

图16是形成图15中半导体封装器件一实施方式的流程示意图；

图17a是图16中步骤S601对应的一实施方式的结构示意图；

图17b是图16中步骤S602对应的一实施方式的结构示意图；

图17c是图16中步骤S603对应的一实施方式的结构示意图；

图17d是图16中步骤S604对应的一实施方式的结构示意图；

图17e是图16中步骤S604之后对应的一实施方式的结构示意图。

具体实施方式

下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本申请一部分实施例，而不是全部实施例。基于本申请中的实施例，本领域普通技术人员在没有做出创造性的劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。

请参阅图1，图1是本申请半导体封装器件一实施方式的结构示意图，半导体封装器件300包括：基板20、主芯片10、导电件12、塑封层14、第一封装模块200和键合线22。其中，主芯片10位于基板20的一侧，且主芯片10的非功能面朝向基板20，导电件12位于主芯片10功能面上的连接焊盘(图未示)上，与连接焊盘电连接，塑封层14覆盖主芯片10和导电件12的侧面。第一封装模块200位于基板20的一侧且与主芯片10同层设置，键合线22的两端分别与导电件12从塑封层14中露出的表面和第一封装模块200电连接。

具体地，主芯片10和第一封装模块200设置在基板20上的同一侧，第一封装模块200是经过预先封装的整体模块，主芯片10和第一封装模块200通过非导电胶黏贴在基板20上。因此，在实际应用中，半导体封装器件300还包括非导电胶层(图未示)，非导电胶层为较为薄的一层胶料，在图中未标示出，非导电胶层位于主芯片10面向基板20一侧的表面，以及第一封装模块200面向基板20一侧的表面。非导电胶层可保护基板20上的电路结构，降低基板20上的电路结构发生短路的概率。

本实施例所提供的半导体封装器件300，其主芯片10保护在塑封层14下，主芯片10的功能面不直接裸露，提高了主芯片10功能面的气密性，并且主芯片10功能面上的连接焊盘上的导电件12，与已经预先封装的第一封装模块200通过键合线22电连接，提高了主芯片10与第一封装模块200连接结构的稳定性，降低了应力的影响，使连接更可靠。

具体地，请参阅图2，图2是形成图1中半导体封装器件一实施方式的流程示意图，包括：

步骤S101：在主芯片的功能面上的连接焊盘上形成导电件并在主芯片的侧面和功能面形成塑封层，且导电件的一端从塑封层中露出。

具体地，请参阅图3，图3是图2中步骤S101对应的一实施方式的结构示意图，主芯片10的两侧以及其功能面上设有塑封层14，主芯片10功能面上的电路结构(图未示)被覆盖在塑封层14之下，主芯片10非直接裸露的状态，其气密性和防水等级都得到提高，此外主芯片10表面的连接焊盘设有导电件12，且导电件12与主芯片10上的连接焊盘电连接，其一端表面从塑封层14中露出，以用于塑封层14下的主芯片10与其他电气元件电连接。

在一应用方式中，请参阅图4并结合参阅图1，图4是图2中步骤S101对应的一实施方式的流程示意图，步骤S101具体包括：

步骤S201：在主芯片的功能面形成光刻胶，并在光刻胶对应连接焊盘的位置开设第一开口。

具体地，请参阅图5a，图5a是图4中步骤S201对应的一实施方式的结构示意图，将主芯片10的非功能面黏贴在基板20上，在主芯片10的功能面上涂覆光刻胶16，该光刻胶16覆盖主芯片10的功能面，在其他实施方式中，也可将主芯片10的侧面一同覆盖，将对应主芯片10的功能面上的连接焊盘位置的光刻胶16曝光，利用化学显影液在连接焊盘上的塑封层14上形成第一开口(图未示)。

步骤S202：在第一开口内形成导电件。

具体地，请参阅图5b，图5b是图4中步骤S202对应的一实施方式的结构示意图，光刻胶16将主芯片10功能面上除连接焊盘之外的区域保护起来，在第一开口内形成导电件12。

在本应用方式中，图1所示的导电件12为导电柱，该导电柱填满第一开口，其材质可为铜、银、镍、锡等金属中的至少一种，其可采用电镀等方式形成。

步骤S203：去除光刻胶。

具体地，请参阅图5c，图5c是图4中步骤S203对应的一实施方式的结构示意图，去除图5b中的光刻胶16，以使主芯片10功能面和侧面、导电件12的表面和侧面露出。

步骤S204：在主芯片的侧面和导电件的侧面形成塑封层，且导电件的一端从塑封层中露出。

在一具体应用场景中，请参阅图6，图6是图4中步骤S204对应的一实施方式的流程示意图，步骤S204具体包括：

步骤S301：在主芯片侧面和功能面上形成塑封层，且塑封层覆盖导电件。

具体地，请参阅图7a，图7a是图6中步骤S301对应的一实施方式的结构示意图，在主芯片10侧面和功能面形成塑封层14，塑封层14将导电件12整体覆盖，若直接控制形成塑封层14时将导电件12侧面完整覆盖但将导电件12远离主芯片10的一端表面露出难度较大，因此先将整个导电件12覆盖，以确保导电件12的侧面被塑封层14完整覆盖。

步骤S302：研磨塑封层远离主芯片的功能面一侧以使塑封层与导电件齐平，导电件从塑封层中露出。

具体地，请参阅图7b，图7b是图6中步骤S302对应的一实施方式的结构示意图，研磨塑封层14远离主芯片10的功能面一侧，进而，主芯片10的侧面以及导电件12的侧面被塑封层14覆盖，导电件12的一端从塑封层14中露出，即塑封层14不覆盖导电件12一端的表面，以便导电件12与其他电气元件电连接。

步骤S102：利用打线的方式将导电件的一端与第一封装模块电连接。

具体地，请参阅图8，图8是图2中步骤S102对应的一实施方式的结构示意图，将第一封装模块200黏贴在基板20上，利用打线的方式将键合线22的两端分别与导电件12的一端以及第一封装模块200电连接。主芯片10在塑封层14之下，其连接焊盘上的导电件12露出塑封层14，主芯片10整体结构更加稳定，且键合线22与导电件12键合处的结构相对于在主芯片10的连接焊盘上直接键合的结构更加稳定，降低应力对键合点的影响。

本实施例所述提供的半导体封装器件300，塑封层14对应连接焊盘的位置处设置有第一开口，导电件12为导电柱，导电柱填充第一开口，可根据成本和信号传输需求选择导电柱的材质，通常可选用铜，导电件12一端从塑封层14中露出与键合线22电连接。

进一步地，半导体封装器件300中，键合线22为金线、银线、铜线、铝线和铝包铜线中的一种，可根据成本以及信号传输速率要求选择相应的材质。

请参阅图9，图9是本申请半导体封装器件另一实施方式的结构示意图，半导体封装器件300a与图1中半导体封装器件300结构类似，也包括基板20、主芯片10、塑封层14、第一封装模块200和键合线22。两者的区别在于，图9中的导电件12a包括溅射金属层120和导电柱122。

请参阅图10，图10是形成图9中半导体封装器件一实施方式的流程示意图，包括：

步骤S401：在主芯片的侧面和功能面上形成塑封层，并在塑封层对应连接焊盘的位置开设第二开口。

具体地，请参阅图11，图11是图10中步骤S401对应的一实施方式的结构示意图，将主芯片10的非功能面黏贴在基板20上，在主芯片10的侧面和功能面上形成塑封层14，塑封层14可有效固定主芯片10的位置，使主芯片10在基板20上更稳固，塑封层14对应连接焊盘的位置开设第二开口(图未示)，图中塑封层14中间空白部分即为塑封层14上的第二开口。

步骤S402：在第二开口内形成导电件。

具体地，请参阅图12，图12是图10中步骤S402对应的一实施方式的流程示意图，步骤S402具体包括：

步骤S501：在第二开口内以及与第二开口邻近的塑封层的表面形成溅射金属层。

具体地，请参阅图13a，图13a是图12中步骤S501对应的一实施方式的结构示意图，在第二开口内形成一层溅射金属层120，例如一层薄铜。其中，图13a仅仅是示意性的，实际应用中，溅射金属层120较薄，为在图中示意，图中溅射金属层120厚度相对较厚。由于溅射工艺，临近第二开口的塑封层14上也会形成一层溅射金属层120，溅射金属层120更紧密地附着在塑封层14上。

步骤S502：在对应第二开口位置处的溅射金属层上形成导电柱。

具体地，请参阅图13b，图13b是图12中步骤S502对应的一实施方式的结构示意图，在第二开口内的溅射金属层120上进行电镀，形成导电柱122，导电柱122填满第二开口，以增大能够与其他电气元件电连接的接触面。

步骤S503：蚀刻去除位于塑封层表面的溅射金属层。

具体地，请再次参阅图9，其中，导电件12a包括导电柱122以及位于导电柱122下方的溅射金属层120。蚀刻掉位于塑封层14表面的溅射金属层120，若导电柱122凸出于塑封层14，则将导电柱122凸出于塑封层14的部分一并蚀刻，使导电柱122和溅射金属层120与塑封层14远离主芯片10一侧的表面齐平。

进一步地，在导电件12a和第一封装模块200之间打线处理，以使导电件12a与第一封装模块200电连接

在本实施例中，半导体封装器件300a，塑封层14对应连接焊盘的位置处设置有第一开口，导电件12a包括溅射金属层120和导电柱122，溅射金属层120覆盖第一开口的内壁，导电柱122位于溅射金属层120上，且填充第一开口。溅射金属层120能够更紧密地与塑封层14结合，在溅射金属层120上电镀形成的导电柱122与溅射金属层120的结合也更加牢固。

请参阅图14，图14是本申请半导体封装器件又一实施方式的结构示意图，图14中半导体封装器件300b与图1中半导体封装器件300结构类似，也包括基板20、主芯片10、导电件12、塑封层14、第一封装模块200和键合线22。两者的区别在于，半导体封装器件300b还包括软质镀层24，软质镀层24位于导电件12从塑封层14中露出的表面，键合线22与软质镀层24电连接。

具体地，对导电件12的一端表面进行处理，以使一端表面更柔软进而便于打线。在导电件12一端表面导体先镀上镍层26后再镀上金层28，以使导电件12一端表面形成更柔软的软质镀层24，便于后续打线。

具体地，软质镀层24包括依次层叠设置的镍层26和金层28，其中，镍层26位于导电件12与金层28之间。镍层26可防止金层28和导电件12间的扩散，尤其是当导电件12的材质为铜时。金层28为球形或楔形且较为柔软，进而在打线时键合线22与金层28更易结合并连接牢固。对于图14中的半导体封装器件300b，在导电件12和第一封装模块200之间也需要进行打线处理，其键合线22选择金线与金层28键合。

在其他实施例中，也可在导电件12露出塑封层14的一端的表面涂覆熔融锡或铅料并用加热压缩空气整平，因此，在其他实施例中，图1中半导体封装器件300还可包括焊料层(图未示)，焊料层位于导电件12从塑封层14中露出的表面，键合线22与焊料层电连接，焊料层在后续打线时，可使键合线22与焊料层更易结合且成本较低。

请参阅图15，图15是本申请半导体封装器件又一实施方式的结构示意图，图15中的半导体封装器件300c与图1中半导体封装器件300结构类似，包括基板20b、主芯片10b、导电件12b、塑封层14b、第一封装模块200b和键合线22b。两者的区别在于，半导体封装器件300c还包括：保护壳40。

具体地，请参阅图16，图16是形成图15中半导体封装器件一实施方式的流程示意图，包括：

步骤S601：将至少一个主芯片的非功能面黏贴在载板上。

具体地，请参阅图17a，图17a是图16中步骤S601对应的一实施方式的结构示意图，图17a中的载板11仅仅是示意性的表示其中一个区域，实际应用中载板11可为一较大的区域，划分成多个小区域，在每个小区域内黏贴主芯片10b，载板11上的主芯片10b数量可示实际需要自行设备，载板11由金属、塑料等硬性材质形成。

步骤S602：在主芯片的功能面上的连接焊盘上形成导电件并在主芯片的侧面和功能面形成塑封层。

具体地，请参阅图17b，图17b是图16中步骤S602对应的一实施方式的结构示意图，本步骤对应图2中步骤S101，在载板11上多个区域内的主芯片10b上形成导电件12b和塑封层14b，其具体实现过程请参阅上述实施例，在此不在赘述。

步骤S603：去除载板；切割掉相邻的主芯片之间的部分塑封层，以获得包含单个主芯片、导电件和塑封层的第一封装体。

具体地，请参阅图17c，图17c是图16中步骤S603对应的一实施方式的结构示意图，去除载板11，当载板11上黏贴有至少两个主芯片10b时，切割主芯片10b之间的塑封层14b，以获得单个第一封装体100，第一封装体100包括至少一个主芯片10b、导电件12b和塑封层14b。

步骤S604：将第一封装体和第一封装模块黏贴在基板上，利用打线的方式将导电件的一端与第一封装模块电连接。

具体地，请参阅图17d，图17d是图16中步骤S604对应的一实施方式的结构示意图，第一封装体100和第一封装模块200b黏贴在基板20b上，利用打线的方式将第一封装体100与第一封装模块200b电连接，具体可参阅上述步骤S102。

进一步地，请参阅图17e，图17e是图16中步骤S604之后对应的一实施方式的结构示意图，在第一封装体100和第一封装模块200b的***设置保护壳40，以使第一封装体100和第一封装模块200b容置于保护壳40内。第一封装体100和第一封装模块200b设置在基板20b上，保护壳40使第一封装体100和第一封装模块200b不裸露在外，以适用于对防水防尘等级要求更高的应用场景。

在一具体应用场景中，主芯片10b为专用集成芯片(Application SpecificIntegrated Circuit，ASIC)，第一封装模块200b为已预先封装的微机电系统(Micro-Electro-Mechanical System，MEMS)，进而使专用集成芯片与微机电系统的连接更加稳固且信号传输稳定，专用集成芯片在其计算能力和计算效率都直接根据特定的算法的需要进行定制的，所以其可以实现体积小、功耗低、高可靠性、保密性强、计算性能高、计算效率高，与微电机系统搭配使用可使半导体封装器件300c的体积更小，但对于专项功能的性能更卓越。

在其他实施例中，第一封装模块200b中可包括有源器件、无源器件、光电芯片、生物芯片中的任意一种功能芯片，主芯片10b可为CPU芯片、GPU芯片、FPGA芯片、SOC芯片、MCU芯片中的任意一种控制芯片。

本实施例所提供的半导体封装器件300c，其第一封装体100和第一封装模块200b保护在保护壳40下，使第一封装体100和第一封装模块200b不裸露在外，且第一封装体100中主芯片10b保护在塑封层14b下，通过导电件12b与第一封装模块200b电连接，主芯片10b防水防尘等级高、气密性好、结构稳定，适用于对结构和气密等级要求较高的场景，比如车载环境和室外环境。

以上所述仅为本申请的实施方式，并非因此限制本申请的专利范围，凡是利用本申请说明书及附图内容所作的等效结构或等效流程变换，或直接或间接运用在其他相关的技术领域，均同理包括在本申请的专利保护范围内。