阅读说明：本技术 垂直存储器件 (Vertical memory device ) 是由 金承焕 郑璲钰 车宣龙 于 2019-12-30 设计创作，主要内容包括：一种存储器件,包括：衬底；相对于衬底垂直取向的位线；相对于衬底垂直取向的板线；以及存储单元,被提供有按照横向布置置于位线与板线之间的晶体管和电容器,其中该晶体管包括：有源层,其在位线和电容器之间横向取向为平行于衬底；以及线形下字线和线形上字线,其与它们之间的有源层垂直地层叠以及取向为与有源层相交。(A memory device, comprising: a substrate; a bit line oriented vertically with respect to the substrate; a plate line oriented perpendicularly with respect to the substrate; and a memory cell provided with a transistor and a capacitor disposed between the bit line and the plate line in a lateral arrangement, wherein the transistor includes: an active layer laterally oriented parallel to the substrate between the bit line and the capacitor; and a line-shaped lower word line and a line-shaped upper word line stacked perpendicularly to the active layer therebetween and oriented to intersect the active layer.)

垂直存储器件

相关申请的交叉引用

本申请要求2019年2月28日向韩国知识产权局提交的申请号为10-2019-0024083的韩国申请的优先权，其通过引用整体合并于此。

技术领域

本发明的各种实施例总体上涉及一种半导体器件，更具体地，涉及一种存储器件。

背景技术

近来，存储单元的尺寸持续减小以增多存储器件的净裸片。

随着存储单元尺寸的小型化，在增大电容的同时寄生电容必须减小。然而，由于存储单元的结构限制，难以增多净裸片。

发明内容

本发明的实施例针对高度集成的垂直存储单元阵列，以及包括该高度集成的垂直存储单元阵列的存储器件。

该存储器件可以表现出增大的存储单元密度。该存储器件可以表现出减小的寄生电容。

根据本发明的实施例，一种存储器件包括：衬底；相对于衬底垂直取向的位线；相对于衬底垂直取向的板线；以及存储单元，其提供有按照横向布置置于位线与板线之间的晶体管和电容器，其中，该晶体管包括：有源层，在位线和电容器之间横向取向为与衬底平行；线形下字线和线形上字线，在有源层之间垂直地层叠以及取向为与有源层相交。

在根据本发明的另一实施例，一种存储器件包括：衬底；相对于衬底垂直取向的位线；相对于衬底垂直取向的板线；在位线和板线之间沿垂直于衬底的方向层叠的多个存储单元，其中存储单元中的每个包括：晶体管，被提供有在位线和板线之间横向取向为与衬底平行的有源层，以及被提供有线形字线对，线形字线对与它们之间的有源层垂直地层叠并且延伸而与有源层相交；电容器，被提供有在晶体管和板线之间的横向取向为与衬底平行的筒形第一节点、第二节点以及在筒形第一节点和第二节点之间的电介质材料。

附图说明

图1示出了根据本发明实施例的存储器件的等效电路图。

图2示出了共享图1的板线的镜状结构的立体图。

图3示出了图2所示的镜状结构的等效电路图。

图4示出了共享图1所示的位线的镜状结构的立体图。

图5示出了图1所示的存储器件的截面图。

图6示出了图1所示的存储器件的平面图。

图7示出了存储单元的细节的立体图。

图8是沿图7的A1-A1′方向截取的截面图。

图9是沿图7的A2-A2′方向截取的平面图。

图10是电容器的详细立体图。

图11A至图11C示出了根据本发明的另一实施例的具有三维结构的电容器的第一节点的视图。

图12A与图12B示出了根据本发明的另一实施例的存储器件的视图。

具体实施方式

下面将参考附图更详细地描述本发明的各种实施例。然而，本发明可以以不同的形式实施，并且不应被解释为限于这里阐述的实施例。而是，提供这些实施例以使得本公开将是透彻和完整的，并将向本领域技术人员充分传达本发明的范围。贯穿本公开，在本发明的各个附图和实施例中，相同的附图标记指代相同的部分。

附图不一定按比例(绘制)，并且在某些情况下，比例可能已被夸大以清楚地示出实施例的特征。当第一层被称为在第二层“上”或在衬底“上”时，不仅指第一层直接形成在第二层或衬底上的情况，而且还指第三层存在于第一层和第二层之间或第三层存在于第一层和衬底之间的情况。

根据本发明的以下实施例，可以通过垂直层叠存储单元来增大存储单元的密度以及可以减小寄生电容。

图1示出了根据本发明实施例的存储器件的等效电路图。图2示出了共享图1的板线的镜状结构100A的立体图。图3示出了图2所示的镜状结构的等效电路图。图4示出了共享图1所示的位线的镜状结构100B的立体图。图5示出了图1所示的存储器件的截面图。图6示出了图1所示的存储器件的平面图。

存储器件100可以包括***结构110和存储单元阵列叠体MCA。存储单元阵列叠体MCA可以置于***结构110之上。存储单元阵列叠体MCA可以包括多个存储单元阵列MCA_L和MCA_U。存储单元阵列MCA相对于***结构110的位置可以根据本发明的各种实现而变化。例如，根据本发明的另一实施例，存储单元阵列叠体MCA可以置于***结构110之下。存储单元阵列叠体MCA可以包括DRAM存储单元阵列。

存储单元阵列叠体MCA可以包括层叠在***结构110之上的至少两个存储单元阵列MCA_L和MCA_U。至少两个存储单元阵列MCA_L和MCA_U可以垂直层叠在***结构110之上。一般来说，n个存储单元阵列可以层叠在存储单元阵列叠体中，其中n是等于或大于2的整数。根据实施例，至少两个存储单元阵列MCA_L和MCA_U可以形成一对存储单元阵列，以及存储器单元阵列叠体MCA可包括层叠在***结构110之上的多对存储单元阵列。多对存储单元阵列可以垂直地层叠在***结构110之上。在另一个实施例中，多对存储单元阵列可以横向(laterally)布置在***结构110之上，每对与具有至少两个存储单元阵列MCA_L和MCA_U的存储单元阵列对相同。

***结构110可以包括适合于半导体工艺的材料，包括例如半导体材料。例如，***结构110可以包括由半导体材料制成的衬底，例如硅衬底、单晶硅衬底、多晶硅衬底、非晶硅衬底、硅锗衬底、单晶硅锗衬底、多晶硅锗衬底、碳掺杂硅衬底或它们的组合。***结构110可以包括单层半导体衬底。***结构110可以包括多层半导体衬底。***结构110可以包括其他半导体材料，例如锗。***结构110可以包括III/V族半导体衬底，例如，诸如GaAs的化合物半导体衬底。***结构110可以包括SOI(绝缘体上硅)衬底。***结构110可以具有半导体衬底与电介质材料的层叠结构。

***结构110的表面可以包括衬底的表面。例如，***结构110的表面可以包括平面CP。存储单元阵列叠体MCA可以垂直地置于***结构110的平面CP之上。存储单元阵列叠体MCA可以沿垂直于***结构110的表面(即平面CP)的第一方向D1形成。第一方向D1可以是垂直于平面CP的方向，第二方向D2和第三方向D3可以是平行于平面CP的方向。第二方向D2和第三方向D3可以彼此相交，以及第一方向D1可以与第二方向D2和第三方向D3相交。两个存储单元阵列MCA_L和MCA_U可以被分组为一对，以及多对可以在第一方向D1上垂直地层叠在***结构110之上。

***结构110的平面CP可以包括第一平面CP1和第二平面CP2。第一平面CP1和第二平面CP2可以在垂直于第一方向D1的第二方向D2上彼此间隔开。第一平面CP1和第二平面CP2可以是相同材料的表面。第一平面CP1和第二平面CP2可以是不同材料的表面。第一平面CP1和第二平面CP2可以是电绝缘的。平面CP可以由电介质材料提供。***结构110的顶表面可以提供平面CP。***结构110的顶表面可以是衬底的顶表面。***结构110的顶表面可以是电介质材料或导电材料的顶表面。第一平面CP1和第二平面CP2可以是电介质材料或导电材料的平面。第一平面CP1可以是导电材料的平面，第二平面CP2可以是电介质材料的平面。

***结构110可以包括用于控制存储单元阵列叠体MCA的至少一个***电路部分。该至少一个***电路部分形成在存储单元阵列叠体MCA之下。该至少一个***电路部分可以包括从感测放大器和子字线驱动器中选择的至少一个电路。

两个存储单元阵列MCA_L和MCA_U可以布置在***结构110的平面CP之上。为了便于描述，两个存储单元阵列MCA_L和MCA_U可以分别称为下存储单元阵列MCA_L和上存储单元阵列MCA_U。其中的每一对包括两个存储单元阵列MCA_L和MCA_U的多对存储单元阵列可以在第三方向D3上横向地布置在***结构110之上。例如，参见图2和图3，下存储单元阵列MCA_L1和MCA_L2可以沿着第三方向D3横向布置，以及上存储单元阵列MCA_U1和MCA_U2可以沿着第三方向D3横向布置。

存储单元阵列叠体MCA可以包括多条字线WL_L1、WL_L2、WL_L3、WL_U1、WL_U2和WL_U3，多条位线BL₁、BL₂、BL₃和BL₄，多个存储单元MC_L1、MC_L2和MC_L3、MC_L4、MC_L5、MC_L6、MC_U1、MC_U2、MC_U3、MC_U4、MC_U5和MC_U6，以及多条板线PL₁和PL₂。字线的数量、位线的数量、存储单元的数量和板线的数量不受限制，而可以根据本发明的各种实施方式而变化。

下存储单元阵列MCA_L可以包括多条字线WL_L1、WL_L2和WL_L3，多条位线BL₁、BL₂、BL₃和BL₄，多个存储单元MC_L1、MC_L2、MC_L3、MC_L4、MC_L5和MC_L6，以及多条板线PL₁和PL₂。上存储单元阵列MCA_U可以包括多条字线WL_U1、WL_U2和WL_U3，多条位线BL₁、BL₂、BL₃和BL₄，多个存储单元MC_U1、MC_U2、MC_U3、MC_U4、MC_U5和MC_U6，以及多条板线PL₁和PL₂。

位线BL₁、BL₂、BL₃和BL₄可以相对于***结构110的平面CP沿着第一垂直方向D1延伸。例如，位线BL₁、BL₂、BL₃和BL₄可以相对于衬底沿着第一垂直方向D1延伸。位线BL₁、BL₂、BL₃和BL₄可以各自与***结构110的平面CP直接接触。位线BL₁、BL₂、BL₃和BL₄可以各自相对于平面CP垂直取向。位线BL₁、BL₂、BL₃和BL₄可以被称为垂直取向位线VB_L。位线BL₁、BL₂、BL₃和BL₄可以彼此间隔开的同时彼此平行。位线BL₁、BL₂、BL₃和BL₄可以在第二方向D2和第三方向D3上彼此间隔开的同时横向地独立地布置。位线BL₁和BL₂可以沿着第二方向D2独立地布置。位线BL₁和BL₃可以沿着第三方向D3独立地布置。位线BL₂和BL₄可以沿着第三方向D3独立地布置。

存储单元MC_L1可以耦接到位线BL₁。存储单元MC_U1可以耦接到位线BL₁。存储单元MC_L1和MC_U1可以沿着第一方向D1垂直地布置，以及可以耦接到位线BL₁。下存储单元阵列MCA_L和上存储单元阵列MCA_U可以共享位线BL₁。存储单元MC_L1和MC_U1可以相对于平面CP垂直地层叠在位线BL₁和板线PL₁之间。位线BL₃可以沿着第三方向D3横向远离位线BL₁放置。位线BL₃可以相对于平面CP垂直取向。存储单元MC_L3和MC_U3可以相对于平面CP垂直地层叠在位线BL₃和板线PL₁之间。存储单元MC_L1和MC_U1可以各自与板线PL₁和位线BL₁共同耦接。存储单元MC_L3和MC_U3可以各自与板线PL₁和位线BL₃共同耦接。

现在参见位线BL₂，存储单元MC_L2可以耦接到位线BL₂。存储单元MC_U2可以耦接到位线BL₂。存储单元MC_L2和MC_U2可以在第一方向D1上垂直布置以及可以耦接到位线BL₂。下存储单元阵列MCA_L和上存储单元阵列MCA_U可以共享位线BL₂。位线BL₄可以沿着第三方向D3横向远离位线BL₂放置。位线BL₄可以相对于平面CP垂直取向。存储单元MC_L4和MC_U4可以相对于平面CP垂直地层叠在位线BL₄和板线PL₁之间。存储单元MC_L2和MC_U2可以相对于平面CP垂直地层叠在位线BL₂和板线PL₁之间。存储单元MC_L2和MC_U2可以各自与板线PL₁和位线BL₂共同耦接。存储单元MC_L4和MC_U4可以各自与板线PL₁和位线BL₄共同耦接。

存储单元MC_L3可以耦接到位线BL₃。存储单元MC_U3可以耦接到位线BL₃。沿第一方向D1垂直布置的存储单元MC_L3和MC_U3可以耦接到位线BL₃。下存储单元阵列MCA_L和上存储单元阵列MCA_U可以共享位线BL₃。

存储单元MC_L4可以耦接到位线BL₄。存储单元MC_U4可以耦接到位线BL₄。沿第一方向D1垂直布置的存储单元MC_L4和MC_U4可以耦接到位线BL₄。下存储单元阵列MCA_L和上存储单元阵列MCA_U可以共享位线BL₄。

如上所述，下存储单元阵列MCA_L可以包括位线BL₁、BL₂、BL₃和BL₄。上存储单元阵列MCA_U可以包括位线BL₁、BL₂、BL₃和BL₄。下存储单元阵列MCA_L和上存储单元阵列MCA_U可以各自与位线BL₁、BL₂、BL₃和BL₄中的每一个共同耦接。

字线WL_L1、WL_L2、WL_U1、WL_U2、WL_L3和WL_U3可以平行于***结构110的表面，以及可以各自在与第一方向D1相交的第三方向D3上延伸。字线WL_L1、WL_L2、WL_U1、WL_U2、WL_L3和WL_U3可以被称为横向字线。字线WL_L1、WL_L2、WL_U1、WL_U2、WL_L3和WL_U3可以沿与位线BL₁、BL₂、BL₃和BL₄相交的方向布置。字线WL_L1、WL_L2和WL_L3可以置于第一方向D1的第一层级。字线WL_L1、WL_L2和WL_L3可以置于下存储单元阵列MCA_L中。字线WL_L1、WL_L2和WL_L3可以沿着第二方向D2以规则的间隔布置以及可以各自在第三方向D3上延伸。字线WL_U1、WL_U2和WL_U3可以置于第一方向D1的第二层级。字线WL_U1、WL_U2和WL_U3可以置于上存储单元阵列MCA_U中。字线WL_U1、WL_U2和WL_U3可以沿着第二方向D2以规则的间隔布置以及可以分别在第三方向D3上延伸。第二层级可以比第一层级更远离***结构110。

现在参见字线WL_L1，存储单元MC_L1可以耦接到字线WL_L1。存储单元MC_L3可以耦接到字线WL_L1。存储单元MC_L1和MC_L3可以横向地布置而沿着第三方向D3彼此间隔开，以及可以耦接到字线WL_L1。要注意的是，提到字线与存储单元相连意味着存储单元的栅极与字线耦接。

存储单元MC_L2可以耦接到字线WL_L2。存储单元MC_L4可以耦接到字线WL_L2。存储单元MC_L2和存储单元MC_L4可以横向地布置而沿着第三方向D3彼此间隔开，以及可以耦接到字线WL_L2。

存储单元MC_L5可以耦接到字线WL_L3。存储单元MC_L6可以耦接到字线WL_L3。存储单元MC_L5和MC_L6可以横向地布置而沿着第三方向D3彼此间隔开，以及可以耦接到字线WL_L3。

存储单元MC_U1可以耦接到字线WL_U1。存储单元MC_U3可以耦接到字线WL_U1。存储单元MC_U1和MC_U3可以横向地布置而沿着第三方向D3彼此间隔开，以及可以耦接到字线WL_U1。

存储单元MC_U2可以耦接到字线WL_U2。存储单元MC_U4可以耦接到字线WL_U2。存储单元MC_U2和MC_U4可以横向地布置而沿着第三方向D3彼此间隔开，以及可以耦接到字线WL_U2。

存储器单元MC_U5可耦接到字线WL_U3。存储单元MC_U6可以耦接到字线WL_U3。存储单元MC_U5和MC_U6可以横向地布置而沿着第三方向D3彼此间隔开，以及可以耦接到字线WL_U3。

如上所述，下存储单元阵列MCA_L可以包括彼此平行而在第二方向D2上彼此间隔开的字线WL_L1、WL_L2和WL_L3，以及，上存储单元阵列MCA_U可以包括彼此平行而在第二方向D2上彼此间隔开的字线WL_U1、WL_U2和WL_U3。

参见图3，在一个实施例中，第二平面CP2可以设置在左侧第一平面CP1与右侧第一平面CP1之间。下存储单元阵列MCA_L的字线WL_L1与上存储单元阵列MCA_U的字线WL_U1可以在第一方向D1上彼此间隔开以及相对于左侧第一平面CP1垂直地布置。下存储单元阵列MCA_L的字线WL_L2与上存储单元阵列MCA_U的字线WL_U2可以在第一方向D1上彼此间隔开以及相对于第二平面CP2垂直地布置。下存储单元阵列MCA_L的字线WL_L3和上存储单元阵列MCA_U的字线WL_U3可以在第一方向D1上彼此间隔开以及相对于右侧第一平面CP1垂直地布置。

下存储单元阵列MCA_L和上存储单元阵列MCA_U可以均共享板线PL₁和PL₂。(参见图1)板线PL₁和PL₂可各自在第一方向D1上相对于***结构110的平面CP垂直取向。如图1所示，板线PL₁和PL₂可以直接接触***结构110的平面CP。然而，根据所描述的实施例的变形，板线PL₁和PL₂可以不接触***结构110的平面CP。板线PL₁和PL₂可以与字线WL_L1、WL_L2、WL_L3、WL_U1、WL_U2和WL_U3相交以及可以平行于位线BL₁、BL₂、BL₃和BL₄。板线PL₁和PL₂可以被设置为固定电位(例如，地电位)。根据本发明的实施例，板线PL₁和PL₂可以在第一方向D1上相对于***结构110的平面CP垂直取向，以及可以在与第一方向D1相交的方向D3上伸长。板线PL₁和PL₂可以相对于平面CP垂直取向。例如，板线PL₁和PL₂可以从衬底沿着第一垂直方向D1延伸。板线PL₁和PL₂可以被称为垂直板线VPL。板线PL₁和PL₂可以是在沿第三方向D3横向延伸的同时沿第一方向D1垂直取向的线形柱。

位线BL₁、BL₂、BL₃和BL₄以及板线PL₁和PL₂可以在平面CP之上彼此间隔开。更具体地，板线PL₁可以沿着第二方向D2置于位线BL₁和BL₂之间。参见图3，位线BL₁、BL₂、BL₃和BL₄可以耦接到第一平面CP1，以及平板线PL₁和PL₂可以耦接到第二平面CP2。更具体地，位线BL₁和BL₃可以耦接到左侧第一平面CP1，位线BL₂和BL₄可以耦接到右侧第一平面CP1，板线PL₁可以耦接到第二平面CP2(其被示出为设置在左侧平面CP1与右侧平面CP2之间)，以及板线PL₂可以耦接到图3中未示出的另一个第二平面CP2。位线BL₁、BL₂、BL₃和BL₄以及板线PL₁和PL₂可以被电气地绝缘。

存储单元MC_L1、MC_L3、MC_U1和MC_U3中的每一个可以置于由位线BL₁和BL₃限定的平面与由板线PL₁限定的平面之间。存储单元MC_L2、MC_L4、MC_U2和MC_U4中的每一个可以置于由位线BL₂和BL₄限定的平面与由板线PL₂限定的平面之间。存储单元MC_L1、MC_L2和MC_L5可以按照在第二方向D2上的横向布置(LA)放置。存储单元MC_U1、MC_U2和MC_U5可以按照在第二方向D2上的横向布置(LA)放置。存储单元MC_L3、MC_L4和MC_L6可以按照在第二方向D2上的横向布置(LA)放置，以及存储单元MC_U3、MC_U4和MC_U6可以按照在第二方向D2上的横向布置(LA)放置。存储单元MC_L1、MC_L2、MC_L3、MC_L4、MC_L5、MC_L6、MC_U1、MC_U2、MC_U3、MC_U4、MC_U5和MC_U6可以置于***结构110上方，沿着第一方向D1以四个层级与平面CP间隔开，每一层级具有沿第三方向D3间隔开的两行，每一行在第二方向D2上延伸。

存储单元MC_L1可以耦接到板线PL₁。在第一方向D1上垂直布置的存储单元MC_L1和MC_U1可以耦接到板线PL₁。存储单元MC_L1和MC_L2可以在第二方向D2上横向地布置的同时彼此间隔开，以及可以耦接到板线PL₁。存储单元MC_L1和MC_L3可以在沿着第三方向D3横向地布置的同时彼此间隔开，以及可以耦接到板线PL₁。

存储单元MC_L1、MC_L2、MC_L3、MC_L4、MC_U1、MC_U2、MC_U3和MC_U4可以分别包括晶体管T_L1、T_L2、T_L3、T_L4、T_U1、T_U2、T_U3和T_U4以及电容器C_L1、C_L2、C_L3、C_L4、C_U1、C_U2、C_U3和C_U4。晶体管T_L1、T_L3、T_U1和T_U3以及它们相应的电容器C_L1、C_L3、C_U1和C_U3可以置于由位线BL₁和BL₃限定的平面与板线PL₁的平面之间。晶体管T_L2、T_L4、T_U2和T_U4以及它们相应的电容器C_L2、C_L4、C_U2和C_U4可以在第二方向D2上置于由位线BL₂和BL₄限定的平面与板线PL₂的平面之间。晶体管T_L1、T_L2、T_L3、T_L4、T_U1、T_U2、T_U3和T_U4中的每一个可以与电容器C_L1、C_L2、C_L3、C_L4、C_U1、C_U2、C_U3和C_U4中的其相应的电容器按照在第二方向D2上延伸的横向布置(LA)放置。电容器C_L1、C_L2、C_L3、C_L4、C_U1、C_U2、C_U3和C_U4中的每一个可以置于晶体管T_L1、T_L2、T_L3、T_L4、T_U1、T_U2、T_U3和T_U4中的其相应的晶体管与板线PL₁之间。

参见图1、2和3，描述共享板线的镜状结构100A。

存储单元MC_L1可以包括晶体管T_L1和电容器C_L1。晶体管T_L1的一端可以耦接到位线BL₁以及晶体管T_L1的另一端可以耦接到电容器C_L1的一端。电容器C_L1的另一端可以耦接到板线PL₁。存储单元MC_L2可以包括晶体管T_L2和电容器C_L2。晶体管T_L2的一端可以耦接到位线BL₂以及晶体管T_L2的另一端可以耦接到电容器C_L2的一端。电容器C_L2的另一端可以耦接到板线PL₁。如上所述，存储单元MC_L1和MC_L2可以相对于板线PL₁对称地设置。

即，存储单元MC_L1和MC_L2可以按照共享板线PL₁的镜状结构布置，而耦接到不同的位线BL₁和BL₂。存储单元MC_L1和MC_L2可以在平行于平面CP的第二方向D2上横向布置。

类似地，存储单元MC_L3和MC_L4可以按照共享板线PL₁的镜状结构布置，而耦接到不同的位线BL₃和BL₄。存储单元MC_L3和MC_L4可以在平行于平面CP的第二方向D2上横向布置。

存储单元MC_U1和MC_U2可以按照共享板线PL₁的镜状结构布置，而耦接到不同的位线BL₁和BL₂。存储单元MC_U1和MC_U2可以在平行于平面CP的第二方向D2上横向布置。

存储单元MC_U3和MC_U4可以按照共享板线PL₁的镜状结构布置，而耦接到不同的位线BL₃和BL₄。存储单元MC_U3和MC_U4可以在平行于平面CP的第二方向D2上横向布置。

参见图1和图4，描述共享位线的镜状结构100B。

存储单元MC_L2可以包括晶体管T_L2和电容器C_L2。晶体管T_L2的一端可以耦接到位线BL₂，以及晶体管T_L2的另一端可以耦接到电容器C_L2的一端。电容器C_L2的另一端可以耦接到板线PL₁。存储单元MC_L5可以包括晶体管T_L5和电容器C_L5。晶体管T_L5的一端可以耦接到位线BL₂，以及晶体管T_L5的另一端可以耦接到电容器C_L5的一端。电容器C_L5的另一端可以耦接到板线PL₂。如上所述，存储单元MC_L2和MC_L5相对于位线BL₂对称地设置。

即，存储单元MC_L2和MC_L5可以按照共享位线BL₂的镜状结构布置，而耦接到不同的板线PL₁和PL₂。存储单元MC_L2和MC_L5可以在平行于平面CP的第二方向D2上横向布置。

存储单元MC_L4和MC_L6可以按照共享位线BL₄的镜状结构布置，而耦接到不同的板线PL₁和PL₂。存储单元MC_L4和MC_L6可以在平行于平面CP的第二方向D2上横向布置。

存储单元MC_U2和MC_U5可以按照共享位线BL₂的镜状结构布置，而耦接到不同的板线PL₁和PL₂。存储单元MC_U2和MC_U5可以在平行于平面CP的第二方向D2上横向布置。

存储单元MC_U4和MC_U6可以按照共享位线BL₄的镜状结构布置，而耦接到不同的板线PL₁和PL₂。存储单元MC_U4和MC_U6可以在平行于平面CP的第二方向D2上横向布置。

图1所示的存储器件100可以包括共享板线的镜面结构100A和共享位线的镜面结构100B二者。

图5示出了图1的存储器件100的一部分的截面图，示出了耦接到位线BL₁和BL₂以及板线PL₁和PL₂的存储单元。

参见图1至图5，存储器件100可以包括置于***结构110上方的存储单元阵列叠体MCA，以及存储单元阵列叠体MCA可以包括垂直地层叠的下存储单元阵列MCA_L和上存储单元阵列MCA_U。存储器件100可以包括彼此间隔开以及相对于***结构110垂直取向的位线BL₁和BL₂以及板线PL₁和PL₂。

分别包括晶体管T_L1和T_U1以及电容器C_L1和C_U1的存储单元MC_L1和MC_U1可以形成在位线BL₁和板线PL₁之间。此外，分别包括晶体管T_L2和T_U2以及电容器C_L2和C_U2的存储单元MC_L2和MC_U2可以形成在板线PL₁和位线BL₂之间。分别包括晶体管T_L5和T_U5以及电容器C_L5和C_U5的存储单元MC_L5和MC_U5可以形成在位线BL₂和板线PL₂之间。存储单元MC_L1、MC_L2和MC_L5可以置于相对于第一方向D1的相同的层级，且按照沿第二方向D2彼此间隔开的横向布置(LA)来放置。存储单元MC_U1、MC_U2和MC_U5可以置于相对于第一方向D1的相同的层级，且按照沿第二方向D2彼此间隔开的横向布置(LA)来放置。形成每一个存储单元的晶体管和电容器可以沿着第二方向D2彼此横向地布置。

晶体管T_L1、T_L2、T_L5、T_U1、T_U2和T_U5中的每一个可以包括关于***结构110横向取向的有源层ACT，以及有源层ACT可以包括第一源/漏区T1、沟道CH和第二源/漏区T2。第一源/漏区T1、沟道CH和第二源/漏区T2可以沿着平行于***结构110的第二方向D2按照横向布置来放置。晶体管T_L1、T_L2、T_L5、T_U1、T_U2和T_U5可以分别包括字线WL_L1，WL_L2、WL_L5、WL_U1、WL_U2和WL_U5，以及字线WL_L1、WL_L2、WL_L5、WL_U1、WL_U2和WL_U5可以是延伸而与有源层ACT相交的线形。如图5所示，字线WL_L1、WL_L2、WL_L5、WL_U1、WL_U2和WL_U5可以是双字线结构，其中字线与在它们之间的有源层ACT垂直地层叠。字线WL_L1、WL_L2、WL_L5、WL_U1、WL_U2和WL_U5中的每一个可以包括两个导电层(它们之间具有有源层ACT)。栅电介质层GD可以形成在字线WL_L1、WL_L2、WL_L5、WL_U1、WL_U2和WLU5中的每一个与相对应的有源层ACT之间。

电容器C_L1、C_L2、C_L5、C_U1、C_U2和C_U5可以均包括第一节点N1、第二节点N2以及在第一节点N1与第二节点N2之间的电介质材料N3。第一节点N1、电介质材料N3和第二节点N2可以按照平行于***结构110的横向布置放置。根据图5的截面图，每一个第一节点N1可以具有面向对应的板线的方括号形状。具体地，电容器C_L1、C_L2、C_U1和C_U2的每一个第一节点N1可以具有方括号形状(面向板线PL₁的“[”或“]”)，以及电容器C_L5和C_U5的每一个第一节点N1可以具有面向板线PL₂的方括号形状。换句话说，第一节点N1可以具有一端是敞开的筒形。如图5所示，第一节点N1中的每一个的方括号形状的在第二方向D2上延伸的水平部分可以比在第一方向D1上延伸的部分长。电介质材料N3可以共形地形成在每一个第一节点N1的内表面之内，而将每一个第一节点N1之内的中心区域留给第二节点N2来填充。第二节点N2可以从相应的板线PL₁或PL₂延伸以填充第一节点N1的中心区域的内部。电介质材料N3可以设置在每对第一节点N1和第二节点N2之间。

电介质材料ILD可以形成在垂直层叠的下存储单元MC_L1、MC_L2和MC_L5与上存储单元MC_U1、MC_U2和MC_U5之间。因此，在存储单元阵列叠体MCA中，电介质材料ILD可以置于下存储单元阵列MCA_L与上存储单元阵列MCA_U之间。当多个存储单元阵列被层叠时，下存储单元阵列MCA_L、电介质材料ILD和上存储单元阵列MCA_U可以垂直地交替层叠。

图6示出了存储单元阵列叠体MCA的下存储单元阵列MCA_L的平面图。

参见图1至图6，下存储单元阵列MCA_L可以包括位线BL₁、BL₂、BL₃和BL₄以及板线PL₁和PL₂。位线BL₁、BL₂、BL₃和BL₄以及板线PL₁和PL₂可以各自地相对于***结构110垂直取向。位线BL₁、BL₂、BL₃和BL₄以及板线PL₁和PL₂可以彼此间隔开。

可以形成包括晶体管T_L1和电容器C_L1的存储单元MC_L1，晶体管T_L1和电容器C_L1按照横向布置(LA)置于位线BL₁和板线PL₁之间。可以形成包括晶体管T_L3和电容器C_L3的存储单元MC_L3，晶体管T_L3和电容器C_L3按照横向布置(LA)置于位线BL₃和板线PL₁之间。可以形成包括晶体管T_L2和电容器C_L2的存储单元MC_L2，晶体管T_L2和电容器C_L2按照横向布置(LA)置于位线BL₂和板线PL₁之间。可以形成包括晶体管T_L4和电容器C_L4的存储单元MC_L4，晶体管T_L4和电容器C_L4按照横向布置(LA)置于位线BL₄和板线PL₁之间。

可以形成包括晶体管T_L5和电容器C_L5的存储单元MC_L5，晶体管T_L5和电容器C_L5按照横向布置(LA)置于位线BL₂和板线PL₂之间。可以形成包括晶体管T_L6和电容器C_L6的存储单元MC_L6，晶体管T_L6和电容器C_L6按照横向布置(LA)置于位线BL₄和板线PL₂之间。

晶体管T_L1、T_L2、T_L3、T_L4、T_L5和T_L6中的每一个可以包括相对于***结构110横向取向的有源层ACT，以及有源层ACT可以包括第一源/漏区T1、沟道CH和第二源/漏区T2。第一源/漏区T1、沟道CH和第二源/漏区T2可以按照平行于***结构110的横向布置LA放置。晶体管T_L1、T_L3可以包括字线WL_L1，晶体管T_L2、T_L4可以包括字线WL_L2，以及晶体管T_L5和T_L6可包括字线WL_L3。字线WL_L1、WL_L2和WL_L3可以各自具有在第三方向D3上延伸的线形。字线WL_L1、WL_L2和WL_L3可以各自具有在第三方向D3上延伸以与相应的晶体管的沟道CH的有源区ACT交叠的线形。具体地，字线WL_L1可以与晶体管T_L1和T_L3的沟道CH的有源区ACT交叠，字线WL_L2可以与晶体管T_L2和T_L4的沟道CH的有源区ACT交叠，以及WL_L3可以与晶体管T_L5和T_L6的沟道CH的有源区ACT交叠。字线WL_L1、WL_L2和WL_L3可以具有双字线结构，其中字线WL_L1、WL_L2和WL_L3与在它们之间相应的有源层ACT垂直层叠。晶体管T_L1和T_L3可以各自与字线WL_L1共同耦接，晶体管T_L2和T_L4可以各自与字线WL_L2共同耦接，以及晶体管T_L5和T_L6可以各自与字线WL_L3共同耦接。

电容器C_L1、C_L2、C_L3、C_L4、C_L5和C_L6中的每一个可以包括第一节点N1、第二节点N2以及在第一节点N1和第二节点N2之间的电介质材料N3。根据图6的视图，每一个第一节点N1可以具有面向相应板线的方括号形状。具体地，电容器C_L1、C_L2、C_L3和C_L4的每一个第一节点N1可以具有面向板线PL₁的方括号形状(“[”或“]”)，以及电容器C_L5和C_L6的每一个第一节点N1可以具有面向板线PL₂的方括号形状。如图6所示，每一个第一节点N1的方括号形状的在第二方向D2上延伸的水平部分可以比在第三方向D3上延伸的部分长。电介质材料N3可以共形地形成在每一个第一节点N1的内表面之内，将每一个第一节点N1之内的中心区域留给第二节点N2来填充。第二节点N2可以从相应的板线PL₁或PL₂延伸以填充第一节点N1的中心区域的内部。电介质材料N3可以设置在每对第一节点N1和第二节点N2之间。

图7示出了存储单元的细节的立体图。图8是沿图7的A1-A1′方向截取的截面图。图9是沿图7的A2-A2’方向截取的平面图。图10是电容器的详细立体图。图7至图10示出了存储单元MC_L1。

参见图7至图10，存储单元MC_L1可以在位线BL₁和板线PL₁之间按照在与***结构110的平面CP平行的第二方向D2上的横向布置(LA)放置。

存储单元MC_L1可以包括晶体管T_L1和电容器C_L1。晶体管T_L1和电容器C_L1可以按照在与***结构110的平面CP平行的第二方向D2上延伸的横向布置(LA)放置。

晶体管T_L1可以包括有源层ACT、栅电介质层GD和字线WL_L1。字线WL_L1可以包括上字线G1和下字线G2。即，字线WL_L1可以具有双字线结构，其中上字线G1和下字线G2与它们之间的有源层ACT层叠。

有源层ACT可以包括耦接到位线BL₁的第一源/漏区T1、耦接到电容器C_L1的第二源/漏区T2以及置于第一源/漏区T1和第二源/漏区T2之间的沟道CH。有源层ACT可以在位线BL₁和电容器C_L1之间沿第二方向D2横向取向。有源层ACT可以具有细长平板的形状。第一源/漏区T1、沟道CH和第二源/漏区T2可以按照在与平面CP平行的第二方向D2上取向的横向布置LA来放置。第一源/漏区T1、第二源/漏区T2和沟道CH可以形成在有源层ACT中。有源层ACT可以形成为包括任何合适的半导体材料。例如，有源层ACT可以包括掺杂的多晶硅、未掺杂的多晶硅或者非晶硅。第一源/漏区T1和第二源/漏区T2可以用N型杂质或P型杂质来掺杂。第一源/漏区T1和第二源/漏区T2可以用相同导电类型的杂质来掺杂。第一源/漏区T1和第二源/漏区T2可包括从包括砷(As)、磷(P)、硼(B)、铟(In)及它们的组合的组中选择的至少一种杂质。在本发明的一些实施例中，沟道CH可以用导电的杂质来掺杂。参见图9，沟道CH沿第三方向D3的宽度可以大于第一源/漏区T1和第二源/漏区T2的宽度。

上字线G1和下字线G2可以形成单对。上字线G1和下字线G2可以在第一方向D1上垂直层叠而彼此间隔开，沟道CH***其间，以及可以沿着第三方向D3取向。上字线G1和下字线G2可以平行于平面CP，以及平行于第二方向D2而沿着第三方向D3延伸。上字线G1和下字线G2可以具有沿着第三方向D3延伸的线形。上字线G1和下字线G2的对可以形成垂直层叠的双栅极。上字线G1和下字线G2可以包括硅基材料、金属基材料或它们的组合。上字线G1和下字线G2可以包括多晶硅、氮化钛、钨、铝、铜、硅化钨、硅化钛、硅化镍、硅化钴或它们的组合。

上字线G1和下字线G2可以被设置为相同的电位，以及上字线G1的一端和下字线G2的一端可以在具有多个存储单元的区块(mat)单元或块(block)单元的阵列的一端彼此电连接。在一个实施例中，存储单元MC_L1的上字线G1和下字线G2可以连接到不同的节点。上字线G1可以连接到用于施加第一电压的节点，下字线G2可以连接到施加第二电压的另一个节点。第一电压和第二电压彼此不同。例如，可以向上字线G1施加字线驱动电压，可以向下字线G2施加地电压。上字线G1和下字线G2可以在第二方向D2上具有相同的宽度，以及在第三方向D3上具有相同的长度。上字线G1和下字线G2可以具有相同的厚度(在第一方向D1上的尺寸)。上字线G1、下字线G2和有源层ACT可以具有相同的厚度或不同的厚度。上字线G1的两个侧边缘与下字线G2的两个侧边缘可以彼此对准。根据本发明的另一实施例，上字线G1的两个侧边缘与下字线G2的两个侧边缘彼此可以不对准。上字线G1和下字线G2可以在第一方向D1上与有源层ACT的沟道CH交叠。上字线G1和下字线G2可以部分覆盖有源层ACT的上部分和下部分。上字线G1和下字线G2可以由与有源层ACT的材料不同的材料形成。上字线G1和下字线G2可以成对。因为形成了包括上字线G1和下字线G2的字线对，所以字线电阻可以降低。另外，由于形成了上字线G1和下字线G2的对，所以垂直地彼此相邻的存储单元之间的干扰可以被防止。例如，存储单元MC_U1的下字线G2可以被提供在存储单元MC_L1的上字线G1与存储单元MC_U1的上字线G1之间。下字线G2可以用于抑制/防止相邻的上字线G1彼此电气地耦接。

栅电介质层GD可以各自地形成在有源层ACT的上表面和下表面上。栅电介质层GD可以包括第一电介质部分GD1和第二电介质部分GD2。第一电介质部分GD1可以形成在上字线G1和沟道CH之间，以及第二电介质部分GD2可以形成在下字线G2和沟道CH之间。第一电介质部分GD1可以与第二电介质部分GD2不连续。第一电介质部分GD1和第二电介质部分GD2可以具有相同的厚度以及可以由相同的材料形成。栅电介质层GD可以包括氧化硅、氮化硅或它们的组合。可以通过有源层ACT的热氧化来形成栅电介质层GD。根据本发明的另一实施例，栅电介质GD可以包括高电介质材料，以及高电介质材料可以包括氧化铪(HfO₂)、氧化锆(ZrO₂)、氧化铝(Al₂O₃)、氧化镧(La₂O₃)、氧化钛(TiO₂)、氧化钽(Ta₂O₅)、氧化铌(Nb₂O₅)或锶钛氧化物(SrTiO₃)。根据本发明的另一实施例，栅电介质层GD可以包括氧化硅和高电介质材料的叠体，氧化硅可以与沟道CH直接接触，以及高电介质材料可以与上字线G1和下字线G2直接接触。

电容器C_L1可以包括耦接至晶体管T_L1的第一节点N1、耦接至板线PL₁的第二节点N2以及设置在第一节点N1与第二节点N2之间的电介质材料N3。电介质材料N3可以在第一节点N1和第二节点N2之间形成连续层。第一节点N1、电介质材料N3和第二节点N2可以按照平行于平面CP的横向布置放置。

电容器C_L1的第一节点N1可以具有三维结构。三维结构的第一节点N1可以是平行于平面CP的横向三维结构。作为三维结构的示例，电容器C_L1的第一节点N1可以具有筒形(cylindrical shape)、柱形(pillar shape)或柱-筒(pylinder)形(即，筒形和柱形的合并形式)。第一节点N1可以包括多晶硅、金属、贵金属、金属氮化物、导电金属氧化物、导电贵金属氧化物、金属碳化物、金属硅化物或它们的组合。例如，第一节点N1可以包括钛(Ti)、氮化钛(TiN)、钽(Ta)、氮化钽(TaN)、钨(W)、氮化钨(WN)、钌(Ru)、氧化钌(RuO₂)、铱(Ir)、氧化铱(IrO₂)、铂(Pt)、钼(Mo)、氧化钼(MoO)、氮化钛与钨的叠体(TiN/W)，或氮化钨与钨的叠体(WN/W)。

电容器C_L1的第二节点N2可以具有从板线PL₁平行于平面CP而沿第二方向D2延伸的分支形状。电介质材料N3可以具有围绕具有分支形式的第二节点N2的形状，以及第一节点N1可以具有围绕第二节点N2的形状，电介质材料N3***其间。例如，具有筒形状的第一节点N1可以电连接到晶体管T_L1的第二源/漏区T2，以及第二节点N2可以置于第一节点N1的筒形内部，以及第二节点N2可以电连接到板线PL₁。

参见图10，电容器C_L1的第二节点N2还可以包括耦接到板线PL₁的外部第二节点N21、N22、N23和N24。外部第二节点N21、N22、N23和N24可以置于第一节点N1的外部，电介质材料N3***其间。第二节点N2可以缩写为“内部第二节点”，以及内部第二节点N2可以置于第一节点N1的筒形状内部。

外部第二节点N21、N22、N23和N24可以被放置成围绕第一节点N1的筒形状的外壁。外部第二节点N21、N22、N23和N24可以彼此连续一体。

电容器C_L1可以包括金属-绝缘体-金属(MIM)电容器。第一节点N1和第二节点N2、N21、N22、N23和N24可以包括金属基材料，以及电介质材料N3可以包括氧化硅、氮化硅或它们的组合。电介质材料N3可以包括具有高介电(高k)材料，其具有比氧化硅(SiO₂)的约为3.9的介电常数更高的介电常数。电介质材料N3可以包括介电常数约为4或更高的高电介质材料。高电介质材料可以具有大约为20或更大的介电常数。高电介质材料可以包括氧化铪(HfO₂)、氧化锆(ZrO₂)、氧化铝(Al₂O₃)、氧化镧(La₂O₃)、氧化钛(TiO₂)、氧化钽(Ta₂O₅)、氧化铌(Nb₂O₅)或锶氧化钛(SrTiO₃)。根据本发明的另一个实施例，电介质材料N3可以是包括两层或更多层上述高电介质材料的复合层。

第一节点N1和第二节点N2、N21、N22、N23和N24可以包括金属、贵金属、金属氮化物、导电金属氧化物、导电贵金属氧化物、金属碳化物、金属硅化物或它们的组合。例如，第一节点N1和第二节点N2、N21、N22、N23和N24可以包括钛(Ti)、氮化钛(TiN)、钽(Ta)、氮化钽(TaN)、钨(W)、钨氮化物(WN)、钌(Ru)、氧化钌(RuO₂)、铱(Ir)、氧化铱(IrO₂)、铂(Pt)、钼(Mo)、氧化钼(MoO)、氮化钛/钨的叠体(TiN/W)、氮化钨/钨(WN/W)的叠体。第一节点N1和第二节点N2、N21和N22可以包括金属基材料和硅基材料的组合。例如，第二节点N2、N21、N22、N23和N24可以是氮化钛/硅锗/氮化钨(TiN/SiGe/WN)的叠体。

电介质材料N3可以由锆基氧化物形成。电介质材料N3可以具有包括氧化锆(ZrO₂)的层叠结构。包括氧化锆(ZrO₂)的层叠结构可以包括ZA(ZrO₂/Al₂O₃)叠体或ZAZ(ZrO₂/Al₂O₃/ZrO₂)叠体。ZA叠体可以是这样的结构：其中氧化铝(Al₂O₃)层叠在氧化锆(ZrO₂)之上，以及氧化锆(ZrO₂)可以接触第一节点N1，而氧化铝(Al₂O₃)可以接触第二节点N2。ZAZ叠体可以是氧化锆(ZrO₂)、氧化铝(Al₂O₃)和氧化锆(ZrO₂)顺序层叠的结构。ZA叠体和ZAZ叠体可以被称为氧化锆基层。根据本发明的另一实施例，电介质材料N3可以由铪基氧化物形成。电介质材料N3可以具有包括氧化铪(HfO₂)的层叠结构。包括氧化铪(HfO₂)的层叠结构可以包括HA(HfO₂/Al₂O₃)叠体或HAH(HfO₂/Al₂O₃/HfO₂)叠体。HA叠体可以是这样的结构：其中氧化铝(Al₂O₃)层叠在氧化铪(HfO₂)之上，以及氧化铪(HfO₂)可以接触第一节点N1，而氧化铝(Al₂O₃)可以接触第二节点N2。HAH叠体可以是其中氧化铪(HfO₂)、氧化铝(Al₂O₃)和氧化铪(HfO₂)顺序层叠的结构。HA叠体和HAH叠体可以被称为氧化铪基层(HfO₂基层)。在ZA叠体、ZAZ叠体、HA叠体和HAH叠体中，氧化铝(Al₂O₃)可以具有比氧化锆(ZrO₂)和氧化铪(HfO₂)的带隙能量大的带隙能量。氧化铝(Al₂O₃)可以具有低于氧化锆(ZrO₂)和氧化铪(HfO₂)的介电常数。因此，电介质材料N3可以包括高介电质材料与高带隙能量材料的叠体，高带隙能量材料的带隙能量比高电介质材料大。电介质材料N3可以包括氧化硅(SiO₂)作为氧化铝(Al₂O₃)以外的另一种高带隙能量材料。电介质材料N3可以包括高带隙能量材料，使得可以抑制泄漏电流。高带隙能量材料可以非常薄。高带隙能量材料可以比高电介质材料薄。

根据本发明的另一实施例，电介质材料N3可以具有高电介质材料和高带隙材料交替层叠的层压结构(laminated structure)。例如，电介质材料N3可以具有ZAZA(ZrO₂/Al₂O₃/ZrO₂/Al₂O₃)、ZAZAZ(ZrO₂/Al₂O₃/ZrO₂/Al₂O₃/ZrO₂)、HAHA(HfO₂/Al₂O₃/HfO₂/Al₂O₃)或HAHAH(HfO₂/Al₂O₃/HfO₂/Al₂O₃/HfO₂)。在层压结构中，氧化铝(Al₂O₃)可以非常薄。

根据本发明的另一实施例，电介质材料N3可以包括层叠结构、层压结构或包括氧化锆、氧化铪和氧化铝的混合结构。

根据本发明的另一实施例，可以进一步形成界面控制层以改善第一节点N1和电介质材料N3之间的泄漏电流。界面控制层可以包括二氧化钛(TiO₂)。界面控制层可以形成在第二节点N2和电介质材料N3之间。

位线BL₁和板线PL₁可以包括硅基材料、金属基材料或它们的组合。位线BL₁可以包括多晶硅、氮化钛、钨或它们的组合。例如，位线BL₁可以包括用N型杂质掺杂的多晶硅或氮化钛(TiN)。位线BL₁可以包括氮化钛与钨(TiN/W)的叠体。在位线BL₁与晶体管T_L1的第一源/漏区T1之间可以进一步形成诸如金属硅化物的欧姆接触。板线PL₁可以由与第二节点N2、N21、N22、N23和N24相同的材料形成。板线PL₁和第二节点N2、N21、N22、N23和N24可以同时形成。

位线BL₁可以具有在第一方向D1上自平面CP垂直延伸的柱的形式。位线BL₁在第二方向D2上截取的截面可以是圆形或椭圆形。柱形位线BL₁可以具有低电阻。

板线PL₁可以是在第一方向D1上自平面CP垂直延伸的线形。板线PL₁在第一方向D1、第二方向D2和第三方向D3上的横截面可以是不同面积的矩形。板线PL₁可以具有小于其长度(沿第三方向D3的尺寸)也小于其高度(沿第一方向D1的尺寸)的宽度(沿第二方向D2的尺寸)。更具体地，如图7所示，板线PL₁的宽度(在第二方向D2上的尺寸)可以与字线WL1的宽度(在第二方向D2上的尺寸)相同。板线PL₁的高度(在第一方向D1上的尺寸)可以是这样的：板线PL₁的顶表面放置得比上存储单元阵列MCA_U的顶部存储单元(例如，MC_U2)中的电容器(例如，C_U2)的节点N1的顶表面高。板线PL₁的长度(在第三方向D3上的尺寸)可以使得板线可以在第三方向上与字线共延。

根据以上描述，上字线G1和下字线G2可以形成为与位线BL₁和板线PL₁横向地间隔开。因此，字线WL_L1和电容器C_L1之间的寄生电容可以减小，以及字线WL_L1和位线BL₁之间的寄生电容可以减小。

形成图7至图10的存储单元MC_L1的方法可包括形成晶体管T_L1的过程、形成位线BL₁的过程、形成电容器C_L1的过程以及形成板线PL₁的过程。

现在将描述形成晶体管T_L1的过程。有源层ACT可以形成为与***结构110的顶表面的平面CP垂直(即，在第一方向D1上)间隔开，以及栅电介质层GD1和GD2可以形成在有源层ACT的上表面和下表面上。随后，可以分别在栅电介质层GD1和GD2之上形成上字线G1和下字线G2。随后，可以通过将杂质离子注入到有源层ACT中来形成第一源/漏区T1和第二源/漏区T2。

位线BL₁可以形成为相对于***结构110的平面CP垂直取向。位线BL₁可以形成为耦接至第一源/漏区T1。

现在将描述形成电容器C_L1的过程。首先，第一节点N1可以形成为耦接到第二源/漏区T2。随后，可以在第一节点N1之上形成电介质材料N3。随后，可以在电介质材料N3之上形成第二节点N2。可以在形成第二节点N2的同时形成板线PL₁。板线PL₁可以相对于***结构110的平面CP垂直取向。

图11A至图11C示出了根据本发明的另一实施例的具有三维结构的电容器的第一节点的视图。图11A示出了柱形的第一节点LP以及图11B和图11C显示出具有柱-筒形(即，柱体与筒体结构的组合)的第一节点N1。

参见图11A，第一节点N1可以是横向柱体LP。横向柱体LP可以包括金属基材料、硅基材料或它们的组合。例如，横向柱体LP可以仅由氮化钛形成，或者可以由氮化钛与多晶硅的叠体形成。

参见图11B和图11C，具有柱-筒的形式的第一节点N1可以包括平行于平面CP的横向筒体LC和横向柱体LP。参见图11B，横向柱体LP可以置于横向筒体LC的内部。横向筒体LC的横向长度可以比横向柱体LP的横向长度长。例如，横向筒体LC的入口可以不被横向柱体LP填充。参见图11C，横向筒体LC可以按照横向布置形成在横向柱体LP上。

参见图11B，横向筒体LC和横向柱体LP可以是相同的材料或不同的材料。横向筒体LC和横向柱体LP可以包括金属基材料、硅基材料或它们的组合。例如，横向筒体LC可以是氮化钛，以及横向柱LP可以是多晶硅。

参见图11C，横向筒体LC和横向柱体LP可以是相同的材料或不同的材料。横向筒体LC和横向柱体LP可以包括金属基材料、硅基材料或它们的组合。例如，横向筒体LC和横向柱体LP可以是氮化钛。另外，横向筒体LC可以是氮化钛，而横向柱体LP可以是多晶硅。

图12A和12B示出了根据本发明的另一实施例的存储器件200和200'的视图。

参见图12A和12B，存储器件200和200′可以包括***电路部分210和存储单元阵列叠体MCA。存储单元阵列叠体MCA可以与图1的存储单元阵列叠体MCA相同。存储单元阵列叠体MCA可以包括DRAM存储单元阵列。

参见图12A，存储单元阵列叠体MCA可以置于***电路部分210之上。***电路部分210可以对应于图1的***结构110。因此，存储器件200可以具有PUC(单元下***)结构。存储单元阵列叠体MCA可以置于***电路部分210的半导体衬底211之上。

参见图12B，存储单元阵列叠体MCA可以置于***电路部分210之下。***电路部分210可以对应于图1的***结构110。例如，在图1中，***结构110可以层叠在存储单元阵列叠体MCA之上。因此，存储器件200’可以具有CUP(***下单元)结构。存储单元阵列叠体MCA可以置于***电路部分210的半导体衬底211之下。

***电路部分210可以指的是用于在对存储器的驱动操作(包括读取或写入操作)期间驱动和控制存储单元阵列叠体MCA的电路。***电路部分210可以包括N沟道晶体管、P沟道晶体管、CMOS电路或它们的组合。***电路部分210可以包括地址解码器电路、读取电路和写入电路。***电路部分210可以包括从感测放大器和子字线驱动器中选择的至少一个电路。在实施例中，***电路部分210可以具有包括半导体衬底211和布置在半导体衬底211的表面上的感测放大器212的结构。感测放大器212可以包括使用半导体衬底211作为沟道的晶体管SA_T。晶体管SA_T可以包括平面沟道晶体管，该平面沟道晶体管的沟道平行于半导体衬底211的表面。除了平面沟道晶体管，感测放大器211中的晶体管结构可以包括凹陷沟道晶体管、掩埋栅晶体管和鳍式沟道晶体管(FinFET)。

存储单元阵列叠体MCA的位线BL可以电连接到感测放大器211的晶体管SA_T。位线BL和晶体管SA_T可以通过多层级金属线MLM 213彼此耦接。多层级金属线MLM213可以通过镶嵌工艺形成。应该理解到，晶体管SA_T被描述为可以包括在***电路部分210中的多个晶体管的示例。

尽管未示出，但是根据本发明的另一实施例，存储器件200和200′可以包括第一半导体衬底和接合(bond)到第一半导体衬底的第二半导体衬底。存储单元阵列叠体MCA可以形成在第一半导体衬底之上，以及***电路部分210可以形成在第二半导体衬底之上。第一半导体衬底和第二半导体衬底中的每一个可以包括导电接合焊盘，以及第一半导体衬底和第二半导体衬底可以通过导电接合焊盘彼此接合。因此，存储单元阵列叠体MCA和***电路部分210可以彼此电连接。

根据本发明的实施例，可以通过从***结构的平面垂直层叠存储单元以形成三维结构来增大单元密度并减小寄生电容。

根据本发明的实施例，因为存储单元的晶体管包括与其间的有源层层叠的双字线，所以可以防止垂直层叠的存储单元之间的干扰。

根据本发明的实施例，由于位线形成为相对于***结构的平面垂直取向，所以可以减小位线电阻。

根据本发明的实施例，在有限区域内高度集成的存储器件可以通过在***电路部分的上部分或下部分中垂直层叠的存储单元来实现。

尽管已经针对特定实施例描述了本发明，但是对于本领域技术人员将显而易见的是，在不脱离如所附权利要求所定义的本发明的精神和范围的情况下，可以进行各种改变和修改。