阅读说明：本技术 一种功率半导体模块封装结构 (Power semiconductor module packaging structure ) 是由 刘国友 李道会 齐放 马修·帕克伍德 李想 于 2018-08-27 设计创作，主要内容包括：本发明公开了一种功率半导体模块封装结构,其特征在于,包括基板；壳体,所述壳体与所述基板紧固连接；功率半导体模块子单元,其设置在所述壳体与所述基板形成的容纳空间内,用于形成拓扑控制电路结构,所述功率半导体模块子单元包括间隔设置在所述基板上的多个衬板,相对设置的两所述衬板之间通过主功率端子和模块级键合线连接,所述主功率端子的顶部外延伸出所述壳体的顶部；辅助端子,用于将驱动信号引入所述功率半导体模块子单元,所述辅助端子的底部引脚与所述衬板连接,所述辅助端子的顶部外延伸出所述壳体的顶部。本发明能够提高功率半导体模块的散热效率,均衡寄生电感或电阻参数,提高工艺的一致性,损耗低,可靠性好。(The invention discloses a power semiconductor module packaging structure which is characterized by comprising a substrate; the shell is fixedly connected with the substrate; the power semiconductor module subunit is arranged in an accommodating space formed by the shell and the substrate and used for forming a topology control circuit structure, the power semiconductor module subunit comprises a plurality of lining plates which are arranged on the substrate at intervals, two oppositely arranged lining plates are connected through a main power terminal and a module-level bonding wire, and the top of the main power terminal extends out of the top of the shell; and the auxiliary terminal is used for introducing a driving signal into the power semiconductor module subunit, a bottom pin of the auxiliary terminal is connected with the lining plate, and the top of the auxiliary terminal extends out of the top of the shell. The invention can improve the heat dissipation efficiency of the power semiconductor module, balance parasitic inductance or resistance parameters, improve the consistency of the process, and has low loss and good reliability.)

一种功率半导体模块封装结构

技术领域

本发明涉及一种功率半导体模块封装结构，属于半导体器件领域。

背景技术

功率半导体模块的用户期望功率模块能够以更小的体积，更低廉的价格，提高输出功率。功率密度的提升对功率半导体芯片和相应封装提出各种挑战。针对不同应用场景，多种新型封装方案伴随着功率半导体芯片技术、封装材料、封装工艺、封装设计等快速发展。

但是，由于现有功率半导体芯片制造技术依然无法直接制造单片的芯片以满足用户的功率需求，因此，采用多芯片并联成为一种满足大功率需求的典型方式。然而，随着并联功率半导体芯片数量的增加，功率半导体模块内部的均流、散热、热应力、可靠性等成为影响功率半导体模块可靠使用所面临的重要挑战。进一步地，随着功率半导体芯片数量的增加，导致功率半导体模块生产工艺对精度和一致性要求更高，造成工艺复杂度提高。同时，产品的成品率会受到过多芯片数量所带来的不一致性和工艺的不一致性影响，降低了整个功率半导体模块的可靠性和功率半导体模块之间的均匀性。

发明内容

针对上述问题，本发明的目的是提供一种功率半导体模块封装结构，其能够提高功率半导体模块的电流等级和功率等级，简化功率半导体模块内部连接的方法，提高功率半导体模块的散热效率，均衡寄生电感或电阻参数，提高工艺的一致性，损耗低，可靠性好。

为实现上述目的，本发明采取以下技术方案：一种功率半导体模块封装结构，包括基板；壳体，所述壳体与所述基板紧固连接；功率半导体模块子单元，其设置在所述壳体与所述基板形成的容纳空间内，用于形成拓扑控制电路结构，所述功率半导体模块子单元包括间隔设置在所述基板上的多个衬板，相对设置的两所述衬板之间通过主功率端子和模块级键合线连接，所述主功率端子的顶部外延伸出所述壳体的顶部；辅助端子，用于将驱动信号引入所述功率半导体模块子单元，所述辅助端子的底部引脚与所述衬板连接，所述辅助端子的顶部外延伸出所述壳体的顶部。

在一个具体实施例中，在所述衬板的中部区域设置有芯片组，所述芯片组包括第一芯片和间隔设置在所述第一芯片一侧的第二芯片；所述第一芯片和所述第二芯片均为大尺寸功率芯片，所述第一芯片和所述第二芯片的面积尺寸为标准模块内芯片面积的N倍，N大于等于2；所述第一芯片和所述第二芯片之间通过芯片键合线连接。

在一个具体实施例中，在所述第一芯片和第二芯片的内部均设置有内电阻。

在一个具体实施例中，所述芯片组为多个时，多个芯片组之间并联连接，相邻两芯片组之间呈对称布置。

在一个具体实施例中，所述芯片键合线设置成铝线、铝带、铜线、铜带或铝包铜线。

在一个具体实施例中，所述主功率端子包括阳极功率端子和阴极功率端子，所述阳极功率端子和所述阴极功率端子在竖直方向上均设置成蜿蜒结构，所述阳极功率端子的底部引脚和所述阴极功率端子的底部引脚均分别连接在所述基板或相对设置的两所述衬板上，所述阳极功率端子底部引脚的顶部和所述阴极功率端子底部引脚的顶部相配合呈重叠耦合结构，以使所述功率端子组导通不同方向电流时降低杂散电感。

在一个具体实施例中，所述阳极功率端子和所述阴极功率端子均包括安装部，所述安装部的一侧依次连接第一弯折部、第一竖向连接部、第二弯折部、水平连接部、第三弯折部、第二竖向连接部、第四弯折部和底部引脚；所述阳极功率端子的底部引脚包括反向间隔设置的第一引脚和第二引脚，所述阴极功率端子的底部引脚包括反向间隔设置的第三引脚和第四引脚，所述阳极功率端子的所述第一引脚和所述第二引脚分别位于所述阴极功率端子的所述第三引脚和所述第四引脚的内侧。

在一个具体实施例中，在所述衬板上设置有用于控制所述第一芯片工作的驱动信号回路和用于主电流通过的主电流回路。

在一个具体实施例中，所述主电流回路包括设置在所述衬板第一周向边缘侧的第一金属层区域和设置在所述衬板中部的第二金属层区域，所述第一金属层区域和所述第二金属层区域呈间隔布置，所述第一芯片和所述第二芯片的底部分别连接在所述第二金属层区域上，所述芯片键合线的始端与所述第一金属层区域连接，所述芯片键合线的末端穿过所述第二芯片连接在所述第一芯片上，所述阳极功率端子的所述第一引脚和所述第二引脚分别对应连接在相对设置的两所述衬板的两所述第一金属层区域，所述阴极功率端子的所述第三引脚和所述第四引脚分别对应连接在相对设置的两所述衬板的两所述第二金属层区域；所述芯片组导通时，所述主电流依次流经所述阳极功率端子、所述第一金属层区域、所述芯片键合线、所述第一芯片、所述第二芯片、所述第二金属层区域和所述阴极功率端子。

在一个具体实施例中，所述驱动信号回路包括设置在所述衬板第二周向边缘侧的第三金属层区域，跨域设置所述衬板第二、第三周向边缘侧的第四金属层区域，平行间隔设置在所述衬板第三周向边缘侧的第五金属层区域和第六金属层区域，所述第五金属层区域靠近所述芯片组，跨域设置所述衬板第三、第四周向边缘侧的第七金属层区域，设置在所述衬板第四周向边缘侧的第八金属层区域，所述第三金属层区域的末端与所述第四金属层区域的始端呈间隔布置，所述第四金属层区域的末端与所述第五金属层区域和所述第六金属层区域的始端呈间隔布置，所述第五金属层区域和所述第六金属层区域的末端均与所述第七金属层区域的始端呈间隔布置，所述第七金属层区域的末端与所述第八金属层区域的始端呈间隔布置，所述第一芯片通过所述第三金属层区域、所述第四金属层区域、所述第五金属层区域、所述第六金属层区域、所述第七金属层区域和所述第八金属层区域以及所述模块级键合线、衬板级键合线与所述辅助端子连接，所述辅助端子的门极和阴极分别连接组件驱动单元。

在一个具体实施例中，衬板级键合线包括第一衬板级键合线，其第一端设置在所述第一芯片上，其第二端设置在所述第五金属层区域，第二衬板级键合线，其第一端设置在所述第一芯片上，其第二端设置在所述第六金属层区域，其中，所述第一衬板级键合线将所述第一芯片的门极连接至所述辅助端子的门极，所述第二衬板级键合线将所述第一芯片的阴极连接至所述辅助端子的阴极。

在一个具体实施例中，所述第一芯片的门极与阴极以及所述辅助端子的阳极与阴极之间与所述组件控制单元连接形成信号测试回路，并将测试信号引出至***系统，用于功率半导体模块运行状态的检测。

在一个具体实施例中，所述阳极功率端子和所述阴极功率端子通过第二弯折部、第三弯折部和第四弯折部弯折的顺序和容差调整所述主功率端子的整体高度。

在一个具体实施例中，在所述第一引脚、所述第二引脚、所述第三引脚和所述第四引脚上靠近对应所述第四弯折部的位置均设置有用于缓解和释放承受应力的第五弯折部。

在一个具体实施例中，功率半导体模块子单元为多个时，多个功率半导体模块子单元之间并联连接。

本发明由于采取以上技术方案，其具有以下优点：1、本发明第一芯片和第二芯片为大面积芯片结构，由于芯片组有效区域总面积增大，因此本发明能够大幅减低结壳间热阻。2、本发明采用大面积的第一芯片和第二芯片，使得功率半导体模块子单元内键合的芯片数量减少，简化生产工艺，提高生产效率。3、本发明主功率端子能够提供更优化的应力分布，单个主功率端子的管脚数量少，简化主功率端子生产，降低费用，提高封装效率。4、本发明主功率端子能够连通不同方向的电流，有效降低功率半导体模块整体的杂散电感，优化半导体器件的开关特性，从而提高功率半导体模块整体的可靠性。5、本发明主功率端子能够有效提供半导体模块所需要的低电感需求，减少芯片组关闭时候的过冲电压，降低功率半导体模块短路时候的损耗，从内部封装结构上提高短路特性。6、本发明能够根据需要设置一个或多个功率半导体模块子单元，能够形成不同功率等级和拓扑结构的功率半导体模块，进而能够形成系列化大面积功率半导体模块和标准化的功率半导体模块生产平台。

本发明的其它特征和优点将在随后的说明书中阐述，并且，部分的从说明书中变得显而易见，或者通过实施本发明而了解。本发明的目的和其他优点可通过在说明书、权利要求书以及附图中所特别指出的结构来实现和获得。

附图说明

为了更清楚的说明本发明实施例中的技术方案，下面将对实施例描述中所需要的附图做简单的介绍：

图1是本发明功率半导体模块封装结构的一个具体实施例的结构示意图；

图2是本发明所述衬板的结构示意图；

图3是本发明所述阳极功率端子的结构示意图；

图4是本发明所述阴极功率端子的结构示意图；

图5是本发明所述主功率端子与所述衬板连接的结构示意图；

图6是本发明所述阳极功率端子和所述阴极功率端子相配合的结构示意图；

图7是本发明所述阳极功率端子和所述阴极功率端子相配合另一方向的结构示意图。

具体实施方式

以下将结合附图及实施例来详细说明本发明的实施方式，借此对本发明如何应用技术手段来解决技术问题，并达成技术效果的实现过程能充分理解并据以实施。需要说明的是，只要不构成冲突，本发明中的各个实施例以及各实施例中的各个特征可以相互结合，所形成的技术方案均在本发明的保护范围之内。

如图1所示，本发明提出的功率半导体模块封装结构，包括基板1；壳体2，壳体2与基板1密封紧固连接；功率半导体模块子单元3，其设置在壳体2与基板1形成的容纳空间内，用于形成拓扑控制电路结构。功率半导体模块子单元3包括相对间隔设置在基板1上的多个衬板31，相对布置的两衬板31之间通过主功率端子32和模块级键合线4连接，主功率端子32能够在导通不同方向电流时形成低杂散电感。在衬板31上还设置有用于引入外部驱动信号的辅助端子33。主功率端子32和辅助端子33的顶部外延伸出壳体2的顶部。

在一个具体实施例中，辅助端子33包括辅助阳极、辅助阴极和辅助门极。

在一个优选的实施例中，如图1所示，辅助端子33为多个时，多个辅助端子33呈间隔布置，每一辅助端子33的底部均通过引脚连接在衬板31上，能够将驱动信号引入功率半导体模块子单元，并将测试信号引出至***系统。

在一个优选的实施例中，基板1与衬板31之间采用阻焊层进行阻焊，能够简化焊接衬板31时的夹具的复杂度，对焊锡或者其它焊接材料中焊接工艺工程中的自由流动有限制作用，从而能够保证衬板31到基板1的焊接或烧结材料的厚度。

在一个具体实施例中，如图2所示，在衬板31顶部的中部区域设置有芯片组5，芯片组5包括第一芯片51和第二芯片52，第一芯片51和第二芯片52通过焊接、银烧结或铜烧结连接在衬板31上，能够提高第一芯片51和第二芯片52焊层的可靠性。第一芯片51和第二芯片52之间通过芯片键合线53连接。

在一个优选的实施例中，如图2所示，第一芯片51的尺寸大于第二芯片52的尺寸。第一芯片51和第二芯片52均为大尺寸功率芯片，第一芯片51和第二芯片52的面积尺寸为标准模块内芯片面积(已有技术)的N倍，N大于等于2，第一芯片51和第二芯片52的尺寸面积均是相对原有标准模块尺寸面积倍数增加，能够大幅度增加电流密度，成倍提高第一芯片51或第二芯片52的电流等级。

在一个优选的实施例中，第一芯片51为IGBT芯片，第二芯片52为半导体二极管芯片，第一芯片51与第二芯片52的数目相同。

在一个具体实施例中，如图3～7所示，主功率端子32包括阳极功率端子321和阴极功率端子322。阳极功率端子321和阴极功率端子322竖直方向上均设置成蜿蜒结构。阳极功率端子321的底部引脚和阴极功率端子322的底部引脚均分别连接在基板1或相对设置的两衬板32上，阳极功率端子321底部引脚的顶部和阴极功率端子322底部引脚的顶部相配合呈重叠耦合结构(阳极功率端子321和阴极功率端子322分别呈独立布置)，不仅能够简化阳极功率端子321和阴极功率端子322自身的结构，而且以使在通入不同方向的主电流时，阳极功率端子321和阴极功率端子322产生的电感相互抵消，形成低杂散电感功率端子结构，从而优化半导体器件的开关性能，提高模块整体的可靠性。

在一个具体实施例中，如图3～7所示，阳极功率端子321和阴极功率端子322均包括安装部301，安装部301的一侧依次连接第一弯折部302、第一竖向连接部303、第二弯折部304、水平连接部305、第三弯折部306、第二竖向连接部307、第四弯折部308和底部引脚。阳极功率端子321的底部引脚包括反向间隔设置的第一引脚3211和第二引脚3212。阴极功率端子322的底部引脚包括反向间隔设置的第三引脚3221和第四引脚3222。阳极功率端子321的第一引脚3221和所述第二引脚3212分别位于阴极功率端子322的第三引脚3221和第四引脚3222的内侧。

在一个优选的实施例中，如图3～7所示，在第一引脚3211、第二引脚3212、第三引脚3221和第四引脚3222上靠近对应第四弯折部308的位置分别设置有第五弯折部309，能够减小阳极功率端子321和阴极功率端子322制造和焊接过程中所承受的应力。

在一个优选的实施例中，如图3～7所示，阳极功率端子321和阴极功率端子322的第一弯折部302均是在壳体2(如图1所示)安装以后再进行弯折，以便于完成模块的封装。

在一个具体实施例中，如图3～7所示，在安装部301上设置有固定孔3011，能够将阳极功率端子321和阴极功率端子322固定在壳体2上。固定孔3011为腰型或椭圆形，能够满足阳极功率端子321和阴极功率端子322的制造要求，同时能够防止阳极功率端子321和阴极功率端子322在键合时产生误差。

在一个具体实施例中，在衬板31上设置有用于控制第一芯片51工作的驱动信号回路和用于主电流通过的主电流回路。

在一个优选的实施例中，如图2所示，主电流回路包括设置在衬板31第一周向边缘侧的第一金属层区域311和设置在衬板31中部的第二金属层区域312，第一金属层区域311和第二金属层区域312呈间隔布置。第一芯片51和第二芯片52的底部分别通过焊接、银烧结或铜烧结粘连在第二金属层区域312上。芯片键合线53的始端与第一金属层区域311连接，芯片键合线53的末端穿过第二芯片52连接在第一芯片51上。如图5～7所示，阳极功率端子321的第一引脚3211和第二引脚3212分别对应连接在相对设置的两衬板31的两第一金属层区域311，阴极功率端子322的第三引脚3221和第四引脚3222分别对应连接在相对设置的两衬板31的两第二金属层区域312。其中，芯片组5导通时，主电流依次流经阳极功率端子321、第一金属层区域311、芯片键合线53、第一芯片51、第二芯片52、第二金属层区域312和阴极功率端子322。

在一个优选的实施例中，如图2所示，驱动信号回路包括设置在衬板31第二周向边缘侧的第三金属层区域313，跨域设置衬板31第二、第三周向边缘侧的第四金属层区域314，平行间隔设置在衬板31第三周向边缘侧的第五金属层区域315和第六金属层区域316，第五金属层区域315靠近芯片组5，跨域设置衬板31第三、第四周向边缘侧的第七金属层区域317，设置在衬板31第四周向边缘侧的第八金属层区域318。其中，第三金属层区域313的末端与第四金属层区域314的始端呈间隔布置，第四金属层区域314的末端与第五金属层区域315和第六金属层区域316的始端呈间隔布置，第五金属层区域315和第六金属层区域316的末端均与第七金属层区域317的始端呈间隔布置，第七金属层区域317的末端与第八金属层区域318的始端呈间隔布置。

如图5～7所示，第一芯片51的阳极、阴极和门极通过第三金属层区域313、第四金属层区域314、第五金属层区域315、第六金属层区域316、第七金属层区域317和第八金属层区域318以及模块级键合线4、衬板级键合线6与辅助端子33(如图1所示)连接，辅助端子33的门极和阴极分别连接组件驱动单元。

在一个具体实施例中，如图5～7所示，第三金属层区域313与第四金属层区域314之间、第四金属层区域314与第五金属层区域315之间、第六金属层区域316与七金属层区域317之间、第七金属层区域317与第八金属层区域318之间以及相对设置的两衬板31之间的第三金属层区域313与第八金属层区域318之间均通过模块级键合线4连接。

在一个具体实施例中，如图2、图5～7所示，衬板级键合线6包括第一衬板级键合线61，其第一端设置在第一芯片51上，其第二端设置在第五金属层区域315上，第二衬板级键合线62，其第一端设置在第一芯片51上，其第二端设置在第六金属层区域316。其中，第一衬板级键合线61将第一芯片51的门极连接至辅助端子33的门极。第二衬板级键合线62将第一芯片51的阴极连接至辅助端子33的阴极。

在一个具体实施例中，第一芯片51的门极与阴极以及辅助端子33的阳极与阴极之间与组件控制单元连接形成信号测试回路，并将测试信号引出至***系统，用于模块运行状态的检测。

在一个具体实施例中，功率半导体模块子单元3的数目为一个或多个。功率半导体模块子单元3的数目为多个时，多个功率半导体模块子单元3之间并联连接，能够根据功率半导体模块子单元3的数目组成不同功率等级和不同拓扑结构的功率半导体模块封装结构。

在一个优选的实施例中，如图1、图5所示，相邻两功率半导体模块子单元3之间并联连接时，相邻两衬板31之间的第四金属层区域314与第五金属层区域315之间以及第六金属层区域316与第七金属层区域317之间通过模块级键合线4连接。

在一个具体实施例中，衬板31采用活性金属钎焊技术(AMB)、直接键合铜技术(DBC)或直接键合铝技术(DBA)制成。

在一个具体实施例中，芯片组5的数目可以为一个或多个。如图1、图2、图5～7所示，芯片组5为多个时，多个芯片组5之间并联连接，相邻两芯片组5之间沿衬板31呈对称布置，能够提高整个模块的输出电流和功率。

在一个具体实施例中，在第一芯片51和第二芯片52的内部均设置有内电阻，能够组芯片组5提供保护，并节约衬板31上金属层区域的面积。

在一个具体实施例中，芯片键合线53设置成铝线、铝带、铜线、铜带或铝包铜线。

在一个具体实施例中，如图2所示，衬板31包括设置在第一金属层区域311、第二金属层区域312、第三金属层区域313、第四金属层区域314、第五金属层区域315、第六金属层区域316、第七金属层区域317和第八金属层区域318共同底部的陶瓷绝缘层319，在陶瓷绝缘层319的底部表面也设置有金属层区域。陶瓷绝缘层319能够满足模块耐压和可靠性要求。陶瓷绝缘层319为氮化铝层、氧化铝层或氮化硅层。根据不同绝缘电压的等级需求，可以选用不同厚度的陶瓷材料。其中，各金属层区域采用铜、铝、镍、银或金制成，能够适应不同芯片键合工艺的镀层。

在一个优选的实施例中，衬板31为陶瓷衬板。

在一个具体的实施例中，基板1和衬板31以及第一芯片51和第二芯片52的焊层均采用相同材料制成且厚度相同，由于第一芯片51和第二芯片52的面积尺寸增大，因此，使得半导体模块单位面积下的功率密度降低，热阻降低，从而能够实现半导体模块整体热阻比标准模块内芯片的热阻降低15％以上。

如图1所示，本发明壳体2适用于后弯曲成型功率端子的安装。阳极功率端子321的第一引脚3211和第二引脚3212以及阴极功率端子322的第三引脚3221和第四引脚3222通过钎焊或超声焊接至衬板31上，壳体边框21按照对应安装位置装配，通过螺钉和封装胶与基板1固定在一起。阳极功率端子321和阴极功率端子322的顶部安装部301通过壳体2顶部预留的指定位置外延伸出，封装胶通过预留孔注入，从而完成功率半导体模块封装结构的封装。

虽然本发明所公开的实施方式如上，但所述的内容只是为了便于理解本发明而采用的实施方式，并非用以限定本发明。任何本发明所属技术领域内的技术人员，在不脱离本发明所公开的精神和范围的前提下，可以在实施的形式上及细节上作任何的修改与变化，但本发明的专利保护范围，仍须以所附的权利要求书所界定的范围为准。