封装结构
阅读说明：本技术 封装结构 (Packaging structure ) 是由 陈宪伟 陈明发 叶松峯 于 2019-01-29 设计创作，主要内容包括：一种封装结构包括至少一个第一半导体管芯、绝缘封装体、隔离层及重布线层。至少一个第一半导体管芯具有半导体衬底及安置在半导体衬底上的导电杆。绝缘封装体部分地包封第一半导体管芯,其中导电杆具有被绝缘封装体环绕的第一部分及从绝缘封装体凸出的第二部分。隔离层安置在绝缘封装体上且环绕导电杆的第二部分。重布线层安置在第一半导体管芯及隔离层上,其中重布线层电连接到第一半导体管芯的所述导电杆。(A package structure includes at least one first semiconductor die, an insulating package, an isolation layer, and a redistribution layer. At least one first semiconductor die has a semiconductor substrate and a conductive bar disposed on the semiconductor substrate. An insulating package partially encapsulates the first semiconductor die, wherein the conductive posts have first portions surrounded by the insulating package and second portions protruding from the insulating package. An isolation layer is disposed on the insulating package and surrounds the second portion of the conductive rod. A redistribution layer is disposed on the first semiconductor die and the isolation layer, wherein the redistribution layer is electrically connected to the conductive bars of the first semiconductor die.)
技术领域
本公开是涉及一种封装结构，且特别是涉及一种整合扇出型封装结构。
背景技术
半导体器件用于各种电子应用中，例如个人计算机、手机、数字照相机及其他的电子设备。半导体器件通常是通过以下步骤来制作：在半导体衬底之上依序沉积绝缘材料层或介电材料层、导电材料层及半导体材料层，并使用光刻来将各种材料层图案化以在其上形成电路组件及元件。诸多半导体集成电路通常被制造在单个半导体晶片上。可在晶片级下对晶片的管芯进行处理及封装，且已开发出各种用于进行晶片级封装的技术。
发明内容
本发明实施例的一种封装结构，包括至少一个第一半导体管芯、绝缘封装体、隔离层以及重布线层。所述至少一个第一半导体管芯具有半导体衬底及安置在所述半导体衬底上的导电杆。所述绝缘封装体部分地包封所述第一半导体管芯，其中所述导电杆具有被所述绝缘封装体环绕的第一部分及从所述绝缘封装体凸出的第二部分。所述隔离层安置在所述绝缘封装体上且环绕所述导电杆的所述第二部分。所述重布线层安置在所述第一半导体管芯及所述隔离层上，所述重布线层电连接到所述第一半导体管芯的所述导电杆。
附图说明
结合附图进行阅读，从以下详细说明最透彻地理解本发明实施例的各方面。注意，根据行业中的标准惯例，各种特征未按比例绘制。事实上，为论述的清晰起见，可任意地增大或减小各种特征的关键尺寸。
图1至图9是根据本公开的一些示例性实施例的制作封装结构的方法的各个阶段的示意性剖视图。
图10A及图10B是根据本公开的一些其他示例性实施例的制作封装结构的方法的各个阶段的示意性剖视图。
图11A到图11C是根据本公开的一些其他示例性实施例的制作封装结构的方法的各个阶段的示意性剖视图。
图12A及图12B是根据本公开的一些其他示例性实施例的制作封装结构的方法的各个阶段的示意性剖视图。
图13A到图13C是根据本公开的一些其他示例性实施例的制作封装结构的方法的各个阶段的示意性剖视图。
[符号的说明]
10A、10B、10C、10D：叠层封装结构
102：载体
104：缓冲层
104A：脱黏层
104B：介电层
106A：第一半导体管芯
106a-1：半导体衬底
106a-2、114C、250：导电接垫
106a-3：钝化层
106a-4：导电杆
106a-5：保护层
106B：第二半导体管芯
106b-1：第二半导体衬底
106b-2：第二导电杆
106TSC：导电杆的顶表面
106TSCx：第二导电杆的顶表面
106TSP：保护层的顶表面
108：贯穿绝缘层孔
108TS：贯穿绝缘层孔的顶表面
110：绝缘材料
110’：绝缘封装体
110TS：绝缘封装体的顶表面
112：隔离材料
112’：隔离层
112TS：隔离层的顶表面
114：重布线层
114A：介电层/第一介电层
114B：盒属层
116、118：导电球
117：集成无源器件
210：衬底
220：半导体芯片
230：结合配线
240：接垫
260：绝缘封装体
270：底部填充胶
301：条带
302：框架
AS：有源表面
BS：背侧表面
CE：连接元件
DF：管芯贴合膜
HR：浇道孔
MD：模具
P1：第一部分
P2：第二部分
PK1、PK2：封装结构
RF：释放膜
T1：隔离层的厚度
T2：绝缘封装体的厚度
W1：第二导电杆的宽度
W2：导电杆的宽度
具体实施方式
以下揭露内容提供诸多不同的实施例或实例以实施所提供主题的不同特征。下文阐述组件及排列的具体实例以使本发明实施例简洁。当然，这些仅是实例并不旨在进行限制。举例来说，在以下说明中，第二特征形成在第一特征之上或形成在第一特征上可包括第二特征与第一特征形成为直接接触的实施例，且还可包括额外特征可形成在第二特征与第一特征之间使得第二特征与第一特征不可直接接触的实施例。另外，本发明实施例可在各种实例中重复使用参考编号及/或字母。此重复是出于简洁及清晰的目的，本质上并不规定所述的各种实施例及/或配置之间的关系。
此外，为便于说明起见，本文中可使用例如“在...下方”、“在...之下”、“下部”、“在...上”、“在......之上”、“上覆在”、“在...上方”、“上部”等空间相对用语来阐述一个元件或特征与另外的元件或特征之间的关系，如图中所说明。除了图中所绘示的定向之外，空间相对用语旨在囊括器件在使用或操作中的不同定向。可以其他方式对装置进行定向(旋转90度或处于其他定向)，且同样地可对本文中所使用的空间相对描述符加以相应地解释。
还可包括其他的特征及工艺。举例来说，可包括测试结构来辅助对三维(threedimensional，3D)封装或三维集成电路(three dimensional integrated circuit，3DIC)器件进行验证测试。测试结构可包括例如形成在重布线层中或形成在衬底上的测试接垫，所述测试接垫允许使用探针及/或探针卡等来对3D封装或3DIC进行测试。可对中间结构及最终结构执行验证测试。另外，本文中所揭露的结构及方法可与测试方法结合使用，所述测试方法包括在中间阶段验证出已知良好的管芯以提高良率且降低成本。
图1至图9是根据本公开的一些示例性实施例的制作封装结构的方法的各个阶段的示意性剖视图。参考图1，设置载体102，载体102上涂布有缓冲层104。在一个实施例中，载体102可以是用于承载半导体晶片或经重构的晶片的玻璃载体或任何适合的载体，制作封装结构的方法会用到所述半导体晶片或经重构的晶片。
在一些实施例中，缓冲层104包括脱黏层104A及介电层104B，其中脱黏层104A位于载体102与介电层104B中间。在某些实施例中，脱黏层104A安置在载体102上，且脱黏层104A的材料可以是适合于结合载体102及将载体102从上方的层(例如，介电层104B)或从安置在脱黏层104A上的任何晶片剥离的任何材料。在一些实施例中，脱黏层104A可包括释放层(例如，光热转换(light-to-heat conversion，“LTHC”)层)或粘合层(例如，紫外线固化型粘合层或热固化型粘合层)。在一些实施例中，可在脱黏层104A上方形成介电层104B。介电层104B可由介电材料制成，例如苯环丁烷(benzocyclobutene，“BCB”)、聚苯并恶唑(polybenzoxaz0le，“PBO”)或任何其他适合的聚合物基介电材料。
注意的是，载体102的材料、脱黏层104A的材料及介电层104B的材料并不仅限于所述实施例的说明。在一些替代实施例中，可视情况省略介电层104B；换句话说，可在载体102上仅形成脱黏层104A。在某些实施例中，可在脱黏层104A上直接形成管芯贴合膜(未示出)以用于贴合到上方的组件。
在设置缓冲层104之后，在缓冲层104上且在载体102之上形成多个贯穿绝缘层孔108，并在缓冲层104上设置多个第一半导体管芯106A。在一些实施例中，贯穿绝缘层孔108是整合扇出型(integrated fan-out，“InFO”)穿孔。在一个实施例中，形成贯穿绝缘层孔108包括形成具有开口的掩模图案(未示出)，然后通过电镀或沉积来形成金属材料(未示出)以填充所述开口，并移除掩模图案以在缓冲层104上形成贯穿绝缘层孔108。掩模图案的材料可包括正性光刻胶或负性光刻胶。在一个实施例中，贯穿绝缘层孔108的材料可包括金属材料，例如铜或铜合金等。然而，本发明实施例并不仅限于此。
在替代实施例中，可通过以下操作形成贯穿绝缘层孔108：在缓冲层104上形成晶种层(未示出)；形成具有开口的掩模图案，使得暴露出晶种层的一些部分；通过镀覆来在晶种层的暴露出的部分上形成金属材料以形成贯穿绝缘层孔108；移除掩模图案；且然后移除晶种层的被贯穿绝缘层孔108暴露出的部分。举例来说，晶种层可以是钛/铜复合层。为简洁起见，图1中仅说明四个贯穿绝缘层孔108。然而，应注意，贯穿绝缘层孔108的数目并不仅限于此，且可基于要求进行选择。
如图1中所示，可将一个或多个第一半导体管芯106A拾起并放置在缓冲层104上。在某些实施例中，第一半导体管芯106A具有有源表面AS及与有源表面AS相对的背侧表面BS。举例来说，可通过管芯贴合膜DF将第一半导体管芯106A的背侧表面BS贴合到缓冲层104。通过使用管芯贴合膜DF，确保第一半导体管芯106A与缓冲层104之间更好地粘合。在示例性实施例中，仅说明了两个第一半导体管芯106A。然而，本发明实施例并不仅限于此。应注意，可基于产品要求来调整安置在缓冲层104上的第一半导体管芯106A的数目。
在示例性实施例中，第一半导体管芯106A中的每一者包括半导体衬底106a-1、多个导电接垫106a-2、钝化层106a-3、多个导电杆106a-4及保护层106a-5。如图1中所示，所述多个导电接垫106a-2安置在半导体衬底106a-1上。钝化层106a-3形成在半导体衬底106a-1之上，且具有部分地暴露出位于半导体衬底106a-1上的导电接垫106a-2的开口。半导体衬底106a-1可以是块状硅衬底或绝缘体上硅(silicon-on-insulator，SOI)衬底，且还包括形成在半导体衬底106a-1中的有源组件(例如，晶体管等)且视情况包括无源组件(例如电阻器、电容器、电感器等)。导电接垫106a-2可以是铝接垫、铜接垫或其他适合的金属接垫。钝化层106a-3可以是氧化硅层、氮化硅层、氮氧化硅层或由任何适合的介电材料形成的介电层。此外，在一些实施例中，在钝化层106a-3之上视情况形成后钝化层(未示出)。后钝化层覆盖钝化层106a-3且具有多个接触开口。后钝化层的接触开口部分地暴露出导电接垫106a-2。后钝化层可以是苯环丁烷(BCB)层、聚酰亚胺层、聚苯并恶唑(PBO)层或由其他适合的聚合物形成的介电层。在一些实施例中，通过镀覆在导电接垫106a-2上形成导电杆106a-4。在一些实施例中，在钝化层106a-3上或在后钝化层上形成保护层106a-5，且保护层106a-5覆盖导电杆106a-4以保护导电杆106a-4。
在一些实施例中，当将一个以上的第一半导体管芯106A放置在缓冲层104上时，可将第一半导体管芯106A排列成阵列，且当第一半导体管芯106A被排列成阵列时，可将贯穿绝缘层孔108划分成群组。第一半导体管芯106A的数目可对应于贯穿绝缘层孔108的群组的数目。在所示的实施例中，可在形成贯穿绝缘层孔108之后，将第一半导体管芯106A拾起并放置在缓冲层104上。然而，本发明实施例并不仅限于此。在一些替代实施例中，可在形成贯穿绝缘层孔108之前，将第一半导体管芯106A拾起并放置在缓冲层104上。
在一些实施例中，第一半导体管芯106A可以从特殊应用集成电路(application-specific integrated circuit，ASIC)芯片、模拟芯片(举例来说，无线射频芯片)、数字芯片(举例来说，基带芯片)、集成无源器件(integrated passive device，IPD)、电压调节器芯片、传感器芯片、存储器芯片等中选择。本发明实施例并不仅限于此。
参考图2A，在下一步骤中，在载体102上设置模具MD，从而覆盖第一半导体管芯106A及所述多个贯穿绝缘层孔108。在一些实施例中，模具MD可包括浇道孔HR及贴合到模具MD的内表面的释放膜RF。浇道孔HR位于模具MD的一侧上。在一些实施例中，释放膜RF被按压到第一半导体管芯106A上以部分地覆盖第一半导体管芯106A。在某些实施例中，释放膜RF还被按压到贯穿绝缘层孔108上以部分地覆盖贯穿绝缘层孔108。图2B是图2A中所示结构的俯视图，其中出于说明目的，省略了模具MD、释放膜RF及贯穿绝缘层孔108。如图2B中所示，第一半导体管芯106A位于缓冲层104上，且在形成绝缘封装体之前暴露出缓冲层104的顶表面。
参考图3A，将绝缘材料110通过浇道孔RH注入到模具MD中，以使得绝缘材料110部分地包封第一半导体管芯106A及贯穿绝缘层孔108。图3B是图3A中所示结构的俯视图，其中出于说明目的，省略模具MD、释放膜RF及贯穿绝缘层孔108。如图3B中所示，绝缘材料110是从模具MD的一侧注入并扩散到缓冲层104上以覆盖缓冲层104。在一些实施例中，绝缘材料110扩散并环绕第一半导体管芯106A中的每一者。在某些实施例中，绝缘材料110填充第一半导体管芯106A与邻近的贯穿绝缘层孔108中间的间隙。由于存在释放膜RF，因此第一半导体管芯106A的一些部分及贯穿绝缘层孔108的一些部分未被绝缘材料110覆盖。通过从模具MD的一侧注入绝缘材料110，在后续步骤中形成的绝缘封装体可具有预定的高度。换句话说，不需要进行其他的研磨或平面化步骤即可形成绝缘封装体。因此，可减少在研磨或平面化步骤之后由于存在填充物而在绝缘封装体中产生的模塑凹坑。
在一些实施例中，绝缘材料110包括聚合物(例如，环氧树脂、酚醛树脂、含硅树脂或其他适合的树脂)、具有低电容率(Dk)及低损耗角正切(Df)性质的介电材料或其他适合的材料。在替代实施例中，绝缘材料110可包括可接受的绝缘包封材料。绝缘材料110可以液体形式或以流动速率比液体慢的其他形式被注入。在一些实施例中，绝缘材料110还可包括无机填充物或无机化合物(例如，二氧化硅、粘土等)，可将所述无机填充物或无机化合物添加到绝缘材料110中以将绝缘材料110的热膨胀系数(coefficient of thermalexpansion，CTE)优化。在某些实施例中，无机填充物可以是SiO2、Al2O3、二氧化硅等的介电粒子，且可具有球形形状。在一些实施例中，可基于要求而使用精细填充物或大的填充物作为填充物粒子。
参考图4A，在注入绝缘材料110之后，将绝缘材料110固化以形成绝缘封装体110’。然后，可移除模具MD，并剥除释放膜RF以显露出第一半导体管芯106A的一些部分及贯穿绝缘层孔108的一些部分。图4B是图4A中所示结构的俯视图，其中出于说明目的省略贯穿绝缘层孔108。如图4B中所示，绝缘封装体110’形成为环绕所述第一半导体管芯106A中的每一者，而显露出第一半导体管芯106A的顶表面。此外，如图4A及图4B中所示，第一半导体管芯106A及贯穿绝缘层孔108从绝缘封装体110’凸出。在某些实施例中，导电杆106a-4的第一部分P1被绝缘封装体110’环绕，而导电杆106a-4的第二部分P2从绝缘封装体110’凸出。在一些实施例中，保护层106a-5的一些部分也从绝缘封装体110’凸出。
参考图5，在下一步骤中，在绝缘封装体110’上形成隔离材料112以覆盖第一半导体管芯106A的凸出部分(或暴露出的部分)及贯穿绝缘层孔108的凸出部分(或暴露出的部分)。在一些实施例中，通过适合的制作技术来形成隔离材料112，例如化学气相沉积(chemical vapor deposition，CVD)、等离子增强化学气相沉积(plasma-enhancedchemical vapor deposition，PECVD)等。本发明实施例并不仅限于此。在此阶段处，第一半导体管芯106A及贯穿绝缘层孔108受到隔离材料112的良好保护且被隔离材料112覆盖。在一些实施例中，隔离材料112可包括介电材料，例如聚酰亚胺、聚苯并恶唑(PBO)、苯环丁烷(BCB)等。本发明实施例并不仅限于此。在某些实施例中，隔离材料112可由与绝缘封装体110’不同的材料制成。在一些其他实施例中，隔离材料112可包括与针对绝缘封装体110’列举的材料类似的材料，但隔离材料112中不含有任何填充物粒子。由于隔离材料112与绝缘封装体110’是在不同的步骤中形成，因此当在绝缘封装体110’之上形成隔离材料112时，隔离材料112与绝缘封装体110’将会存在界面。
参考图6，在形成隔离材料112之后，部分地移除隔离材料112以暴露出导电杆106a-4及贯穿绝缘层孔108。在一些实施例中，通过平面化步骤对隔离材料112及保护层106a-5进行研磨或抛光。举例来说，通过机械研磨工艺及/或化学机械抛光(chemicalmechanical polishing，CMP)工艺来执行平面化步骤，直到显露出导电杆106a-4的顶表面106TSC为止。在一些实施例中，可对贯穿绝缘层孔108进行部分地抛光，以使得贯穿绝缘层孔108的顶表面108TS与导电杆106a-4的顶表面106TSC齐平。换句话说，还可对导电杆106a-4及贯穿绝缘层孔108进行轻微的研磨/抛光。在一些实施例中，绝缘封装体110’的顶表面110TS低于所述多个导电杆106a-4的顶表面106TSC的水平高度。
在所示的实施例中，隔离材料112被抛光以形成隔离层112’。在一些实施例中，隔离层112’的顶表面112TS、贯穿绝缘层孔108的顶表面108TS、导电杆106a-4的顶表面106TSC及经抛光的保护层106a-5的顶表面106TSP彼此共面且齐平。在一些实施例中，在机械研磨或化学机械抛光(CMP)步骤之后，可视情况执行清洗步骤。举例来说，执行清洗步骤来清洗并移除由平面化步骤产生的残余物。然而，本发明实施例并不仅限于此，且可通过任何其他适合的方法来执行平面化步骤。
另外，如图6中所示，隔离层112’形成在绝缘封装体110’上且环绕导电杆106a-4的第二部分P2，且还环绕保护层106a-5。在一些实施例中，由于在隔离层112’与导电杆106a-4之间定位有保护层106a-5，因此隔离层112’与导电杆106a-4彼此分离。换句话说，隔离层112’不与导电杆106a-4实体接触。此外，隔离层112’的厚度T1对绝缘封装体110’的厚度T2的比率处于1∶6到1∶40范围中。通过将隔离层112’的厚度T1及绝缘封装体110’的厚度T2控制在此范围中，可确保保护第一半导体管芯106A，而绝缘封装体110’上的模塑凹坑(如果存在的话)可被隔离层112’有效地覆盖或隔离。如果隔离层112’的厚度T1太小，则绝缘封装体110’上的模塑凹坑不能被良好地覆盖及隔离，且仍可能会存在重布线层(redistributionlayer，RDL)塌陷问题。在一些实施例中，隔离层112’的厚度T1处于从1μm到30μm范围中。在某些实施例中，隔离层112’的厚度T1处于从5μm到20μm范围中。在一个示例性实施例中，隔离层112’的厚度T1是约5μm。
参考图7，在进行平面化步骤之后，在隔离层112’上、在贯穿绝缘层孔108上且在第一半导体管芯106A上形成重布线层114。如图7中所示，重布线层114形成在贯穿绝缘层孔108的顶表面108TS上、形成在导电杆106a-4的顶表面106TSC上且形成在隔离层112’的顶表面112TS上。在一些实施例中，隔离层112’将重布线层114与绝缘封装体110’分离。在一些实施例中，重布线层114电连接到贯穿绝缘层孔108，且通过导电杆106a-4电连接到第一半导体管芯106A。在某些实施例中，第一半导体管芯106A通过重布线层114电连接到贯穿绝缘层孔108。
在一些实施例中，形成重布线层114包括依序交替地形成一个或多个介电层114A以及一个或多个金属层114B。在某些实施例中，金属层114B夹在数个介电层114A之间。尽管本文中仅说明了两层金属层114B及三层介电层114A，然而，本公开的范围并不受本发明实施例限制。在其他实施例中，可基于产品要求来调整金属层114B及介电层114A的数目。在一些实施例中，金属层114B电连接到第一半导体管芯106A的导电杆106a-4。此外，金属层114B电连接到贯穿绝缘层孔108。
在某些实施例中，介电层114A的材料可以是聚酰亚胺、聚苯并恶唑(PBO)、苯环丁烷(BCB)、例如氮化硅等氮化物、例如氧化硅等氧化物、磷硅酸盐玻璃(phosphosilicateglass，PSG)、硼硅酸盐玻璃(borosilicate glass，BSG)、掺杂硼的磷硅酸盐玻璃(boron-doped phosphosilicate glass，BPSG)、上述各项的组合等，可使用光刻及/或刻蚀工艺来将所述介电层114A的材料图案化。在一些实施例中，通过适合的制作技术来形成介电层114A，所述技术包括例如旋转涂布、化学气相沉积(CVD)、等离子增强化学气相沉积(PECVD)等。本发明实施例并不仅限于此。
在一些实施例中，金属层114B的材料可由通过电镀或沉积形成的导电材料制成，例如铝、钛、铜、镍、钨及/或其合金，可使用光刻及刻蚀工艺来将所述金属层114B的材料图案化。在一些实施例中，金属层114B可以是经图案化铜层或其他适合的经图案化金属层。在本说明通篇，用语“铜”旨在包含实质上纯元素铜、含不可避免的杂质的铜、及含微量(例如)的钽、铟、锡、锌、锰、铬、钛、锗、锶、铂、镁、铝或锆等元素的铜合金。
在形成重布线层114之后，可在金属层114B的最顶层的暴露出的顶表面上安置多个导电接垫114C以与导电球电连接。在某些实施例中，举例来说，导电接垫114C是用于安装球的球下金属(under-ball metallurgy，UBM)图案。如图7中所示，导电接垫114C形成在重布线层114上且电连接到重布线层114。在一些实施例中，导电接垫114C的材料可包括铜、镍、钛、钨或其合金等，且可通过例如电镀等工艺形成。导电接垫114C的数目并不仅限于本发明实施例，且可基于设计布局而做出选择。在一些替代实施例中，可省略导电接垫114C。换句话说，在后续步骤中形成的导电球116可直接安置在重布线层114上。
仍参考图7，在形成导电接垫114C之后，在导电接垫114C上且在重布线层114之上安置多个导电球116。在一些实施例中，可通过植球工艺或回流工艺来将导电球116安置在导电接垫114C上。在一些实施例中，举例来说，导电球116是焊球或球栅阵列(ball gridarray，BGA)球。在一些实施例中，导电球116通过导电接垫114C连接到重布线层114。在某些实施例中，导电球116中的一些可通过重布线层114电连接到第一半导体管芯106A。此外，导电球116中的一些可通过重布线层114电连接到贯穿绝缘层孔108。导电球116的数目并不仅限于本发明实施例，且可基于导电接垫114C的数目进行指定及选择。在一些替代实施例中，可视情况在重布线层114上安置集成无源器件(IPD)(未示出)且所述集成无源器件电连接到重布线层114。
参考图8，在下一步骤中，在形成重布线层114及导电球116之后，可将图7中所示的结构上下翻转并贴合到由框架302支撑的条带301。随后，剥离载体102以将形成在载体102上的介电层104B及其他元件与载体102分离。在示例性实施例中，剥离工艺包括将光(例如，激光或紫外线(ultraviolet，UV)光)投射在脱黏层104A(例如，LTHC释放层)上，以使得可容易地移除载体102。在某些实施例中，还可移除或剥除脱黏层104A以显露出介电层104B。然后，可将剩余介电层104B图案化以形成暴露出贯穿绝缘层孔108的底表面的多个开口(未示出)。所形成的开口的数目对应于贯穿绝缘层孔108的数目。此后，可在贯穿绝缘层孔108的由开口暴露出的底表面上放置多个导电球118。举例来说，对导电球118执行回流以与贯穿绝缘层孔108的底表面结合。在形成导电球118之后，完成具有双侧端子的封装结构PK1。
参考图9，在一些实施例中，可在封装结构PK1上堆叠另一封装结构PK2以形成叠层封装(package-on-package，PoP)结构。如图9中所示，封装结构PK2电连接到封装结构PK1的导电球118。在一些实施例中，封装结构PK2具有衬底210、安装在衬底210的一个表面(例如顶表面)上且彼此堆叠的多个半导体芯片220。在一些实施例中，使用结合配线230来提供半导体芯片220与接垫240(例如，结合接垫)之间的电连接。在一些实施例中，形成绝缘封装体260以包封半导体芯片220及结合配线230来保护这些组件。在一些实施例中，可使用贯穿绝缘层孔(未示出)来提供接垫240与位于衬底210的另一表面(例如，底表面)上的导电接垫250(例如，结合接垫)之间的电连接。在某些实施例中，导电接垫250通过这些贯穿绝缘层孔(未示出)电连接到半导体芯片220。在一些实施例中，封装结构PK2的导电接垫250电连接到封装结构PK1的导电球118。在一些实施例中，还提供底部填充胶270以填充在导电球118之间的空间中以保护导电球118。在将封装结构PK2堆叠在封装结构PK1上且提供这两者之间的电连接之后，可制作出叠层封装结构10A。
图10A及图10B是根据本公开的一些其他示例性实施例的制作封装结构的方法的各个阶段的示意性剖视图。图10A及图10B中所示的实施例类似于图1到图9中所示的实施例，因此使用相同的参考编号来指代相同或相似的部分，且本文中将省略对相同或相似的部分的详细说明。图10A到图10B的实施例与图1到图9的实施例之间的差异在于隔离层112’的设计。如图10A中所示，形成隔离层112’以环绕导电杆106a-4的第二部分P2。此外，在一些实施例中，保护层106a-5的顶表面106TSP低于隔离层112’的顶表面112TS。换句话说，未对隔离层112’执行平面化步骤，且隔离层112’将环绕贯穿绝缘层孔108且位于贯穿绝缘层孔108的顶表面108TS上且位于保护层106a-5的顶表面106TSP上。在后续步骤中，在隔离层112’上形成重布线层114的第一介电层114A。将第一介电层114A及隔离层112’图案化以形成开口，所述开口显露出贯穿绝缘层孔108的顶表面108TS及导电杆106a-4的顶表面106TSC。然后，在开口内形成金属层114B以电连接到第一半导体管芯106A及贯穿绝缘层孔108。
参考图10B，在一些实施例中，然后可执行图7至图9中所述的相同的步骤来形成封装结构PK1的重布线层114、导电球116及导电球118。随后，可在封装结构PK1之上堆叠相同的封装结构PK2，且将封装结构PK2电连接到封装结构PK1。在将封装结构PK2堆叠在封装结构PK1上且提供这两者之间的电连接之后，可制作出叠层封装结构10B。
图11A到图11C是根据本公开的一些其他示例性实施例的制作封装结构的方法的各个阶段的示意性剖视图。图11A到图11C中所示的实施例类似于图1到图9中所示的实施例，因此使用相同的参考编号来指代相同或相似的部分，且本文中将省略对相同或相似的部分的详细说明。图11A到图11C的实施例与图1到图9的实施例之间的差异在于第一半导体管芯106A的设计。
如图11A中所示，在一些实施例中，可省略第一半导体管芯106A的保护层106a-5。如此，在形成绝缘封装体110’期间，绝缘封装体110’将与第一半导体管芯106A的导电杆106a-4接触。在某些实施例中，绝缘封装体110’与导电杆106a-4的第一部分P1接触，而导电杆106a-4的第二部分P2从绝缘封装体110’显露出。参考图11B，在下一步骤中，可在绝缘封装体110’之上形成隔离材料(未示出)，并可执行平面化步骤以形成隔离层112’。在示例性实施例中，在进行平面化步骤之后，隔离层112’的顶表面112TS、贯穿绝缘层孔108的顶表面108TS及导电杆106a-4的顶表面106TSC彼此共面且齐平。此外，在一些实施例中，隔离层112’环绕且接触所述多个导电杆106a-4。在某些实施例中，隔离层112’与导电杆106a-4的第二部分P2接触。参考图11C，在形成隔离层112’之后，然后可执行图7到图9中所述的相同的步骤以形成封装结构PK1的重布线层114、导电球116及导电球118。随后，可在封装结构PK1之上堆叠相同的封装结构PK2，且将封装结构PK2电连接到封装结构PK1。在将封装结构PK2堆叠在封装结构PK1上且提供这两者之间的电连接之后，可制作出叠层封装结构10C。
图12A及图12B是根据本公开的一些其他示例性实施例的制作封装结构的方法的各个阶段的示意性剖视图。图12A及图12B中所示的实施例类似于图11A到图11C中所示的实施例，因此使用相同的参考编号来指代相同或相似的部分，且本文中将省略对相同或相似的部分的详细说明。图12A到12B的实施例与图11A到图11C的实施例之间的差异在于隔离层112’的设计。如图12A中所示，形成隔离层112’以环绕且接触导电杆106a-4的第二部分P2。此外，在一些实施例中，导电杆106a-4的顶表面106TSC低于隔离层112’的顶表面112TS。换句话说，未对隔离层112’执行平面化步骤，且隔离层112’共形地位于贯穿绝缘层孔108的顶表面108TS上、位于导电杆106a-4的顶表面106TSC上且位于绝缘封装体110’之上。在后续步骤中，在隔离层112’之上形成重布线层114的第一介电层114A。将第一介电层114A及隔离层112’图案化以形成开口，所述开口显露出贯穿绝缘层孔108的顶表面108TS及导电杆106a-4的顶表面106TSC。然后，在开口内形成金属层114B以电连接到第一半导体管芯106A及贯穿绝缘层孔108。
参考图12B，在一些实施例中，然后可执行图7到图9中所述的相同的步骤以形成封装结构PK1的重布线层114、导电球116及导电球118。随后，可在封装结构PK1之上堆叠相同的封装结构PK2，且将封装结构PK2电连接到封装结构PK1。在将封装结构PK2堆叠在封装结构PK1上且提供这两者之间的电连接之后，可制作出叠层封装结构10D。
图13A到图13C是根据本公开的一些其他示例性实施例的制作封装结构的方法的各个阶段的示意性剖视图。图13A到图13C中所示的实施例类似于图1到图9中所示的实施例，因此使用相同的参考编号来指代相同或相似的部分，其本文中将省略对相同或相似的部分的详细说明。图13A到图13C的实施例与图1到图9的实施例之间的差异在于，图13A到图13C的实施例中还设置第二半导体管芯106B。
如图13A中所示，在第一半导体管芯106A上堆叠第二半导体管芯106B以形成堆叠式管芯。在一些实施例中，第二半导体管芯106B通过连接元件CE连接到第一半导体管芯106A。在某些实施例中，连接元件CE可以是提供第一半导体管芯106A与第二半导体管芯106B之间的必要连接的导电凸块或导电接垫，本发明实施例并不仅限于此。在示例性实施例中，第一半导体管芯106A不具有保护层106a-5，且第二半导体管芯106B位于第一半导体管芯106A的半导体衬底106a-1上、位于两个导电杆106a-4中间。在一些实施例中，第二半导体管芯106B包括第二半导体衬底106b-1及安置在第二半导体衬底106b-1上的多个第二导电杆106b-2。在一些实施例中，第一半导体管芯106A的导电杆106a-4及第二半导体管芯106B的第二导电杆106b-2分别具有被绝缘封装体110’环绕的第一部分P1及从绝缘封装体110’凸出的第二部分P2。在一些实施例中，第二导电杆106b-2的宽度W1小于导电杆106a-4的宽度W2。换句话说，导电杆106a-4的尺寸与第二导电杆106b-2的尺寸是不同的。在一个示例性实施例中，第二导电杆106b-2的宽度W1处于1μm到10μm范围中，而导电杆106a-4的宽度W2处于10μm到90μm范围中。本发明实施例并不仅限于此。
参考图13B，在下一步骤中，可在绝缘封装体110’之上形成隔离材料(未示出)，并可执行平面化步骤以形成隔离层112’。在示例性实施例中，在进行平面化步骤之后，隔离层112’的顶表面112TS、贯穿绝缘层孔108的顶表面108TS、导电杆106a-4的顶表面106TSC及第二导电杆106b-2的顶表面106TSCx彼此共面且齐平。在一些实施例中，形成隔离层112’以环绕且接触第一半导体管芯106A的导电杆106a-4，且形成隔离层112’以环绕且接触第二半导体管芯106B的第二导电杆106b-2。参考图13C，在形成隔离层112’之后，然后可执行图7到图9所述的相同的步骤以形成封装结构PK1的重布线层114、导电球116及导电球118。在一些实施例中，还可在重布线层114上安置集成无源器件117。随后，可在封装结构PK1之上堆叠相同的封装结构PK2，且将封装结构PK2电连接到封装结构PK1。在将封装结构PK2堆叠在封装结构PK1上且提供这两者之间的电连接之后，可制作出叠层封装结构10E。
在上述实施例中，形成绝缘封装体以直接包封半导体管芯，而无需进行其他的研磨或平面化步骤。此外，隔离层形成在绝缘封装体与重布线层中间。因此，可减少在研磨或平面化步骤之后由于存在填充物而在绝缘封装体中产生的模塑凹坑。此外，隔离层将用作障壁来将绝缘封装体中的模塑凹坑与重布线层隔离开。如此，当在绝缘封装体之上形成重布线层(RDL)时，可防止RDL塌陷问题或畸形RDL图案。总的来说，在绝缘封装体上形成隔离层将会提供更平坦的表面，从而能够高效地制作重布线层，提高RDL图案的良率。
根据本公开的一些实施例，提供一种封装结构，所述封装结构包括至少一个半导体管芯、绝缘封装体、隔离层及重布线层。所述至少一个第一半导体管芯具有半导体衬底及安置在所述半导体衬底上的导电杆。所述绝缘封装体部分地包封所述第一半导体管芯，其中所述导电杆具有被绝缘封装体环绕的第一部分及从所述绝缘封装体凸出的第二部分。所述隔离层安置在所述绝缘封装体上且环绕所述导电杆的所述第二部分。所述重布线层安置在所述第一半导体管芯及所述隔离层上，其中所述重布线层电连接到所述第一半导体管芯的所述导电杆。
在一些实施例中，所述隔离层将所述重布线层与所述绝缘封装体分离。在一些实施例中，所述第一半导体管芯还包括保护层，所述保护层安置在所述半导体衬底上且环绕所述导电杆，所述隔离层环绕所述保护层，且所述保护层的顶表面与所述隔离层的顶表面共面。在一些实施例中，所述第一半导体管芯还包括保护层，所述保护层安置在所述半导体衬底上且环绕所述导电杆，所述隔离层环绕所述保护层，且所述保护层的顶表面低于所述隔离层的顶表面。在一些实施例中，所述隔离层环绕且接触所述导电杆。在一些实施例中，所述的封装结构还包括环绕所述第一半导体管芯的多个贯穿绝缘层孔，其中所述多个贯穿绝缘层孔从所述绝缘封装体凸出，且所述隔离层环绕所述多个贯穿绝缘层孔的所述凸出部分。在一些实施例中，所述的封装结构还包括堆叠在所述第一半导体管芯上的第二半导体管芯，所述第二半导体管芯包括第二半导体衬底及安置在所述第二半导体衬底上的第二导电杆，其中所述第二导电杆具有被所述绝缘封装体环绕的第一部分及从所述绝缘封装体凸出的第二部分，且所述隔离层环绕所述第二导电杆的所述第二部分。在一些实施例中，所述第一半导体管芯的所述导电杆的顶表面与所述第二半导体管芯的所述第二导电杆的顶表面实质上共面。
根据本公开的一些其他实施例，提供一种封装结构，所述封装结构包括第一半导体管芯、绝缘封装体、隔离层及重布线层。所述第一半导体管芯具有半导体衬底及安置在所述半导体衬底上的多个导电杆。所述绝缘封装体部分地包封所述第一半导体管芯，其中所述绝缘封装体的顶表面低于所述多个导电杆的顶表面的水平高度。所述隔离层安置在所述绝缘封装体的顶表面上且环绕所述多个导电杆，其中所述隔离层的顶表面与所述多个导电杆的所述顶表面实质上共面，且所述隔离层的厚度对所述绝缘封装体的厚度的比率处于1∶6到1∶40范围中。所述重布线层安置在所述第一半导体管芯及所述隔离层上，其中所述重布线层电连接到所述第一半导体管芯的所述多个导电杆。
在一些实施例中，所述隔离层将所述重布线层与所述绝缘封装体分离。在一些实施例中，所述第一半导体管芯还包括保护层，所述保护层安置在所述半导体衬底上且环绕所述多个导电杆，所述隔离层环绕所述保护层，且所述保护层的顶表面与所述隔离层的所述顶表面共面。在一些实施例中，所述隔离层环绕且接触所述多个导电杆中的每一者。在一些实施例中，所述多个导电杆的一部分被所述绝缘封装体环绕，且所述多个导电杆的另一部分被所述隔离层环绕。在一些实施例中，所述的封装结构还包括堆叠在所述第一半导体管芯上的第二半导体管芯，所述第二半导体管芯包括第二半导体衬底及安置在所述第二半导体衬底上的多个第二导电杆，其中所述绝缘封装体部分地包封所述第二半导体管芯，且所述隔离层的所述顶表面与所述多个第二导电杆的顶表面共面。
根据本公开的又一实施例，阐述一种制作封装结构的方法。所述方法包括以下步骤。将第一半导体管芯结合在载体上，其中所述第一半导体管芯包括半导体衬底及安置在所述半导体衬底上的多个导电杆。形成绝缘封装体以部分地包封所述第一半导体管芯，其中所述绝缘封装体形成为环绕所述多个导电杆的第一部分，且所述多个导电杆的第二部分从所述绝缘封装体凸出。在所述绝缘封装体上形成隔离层以环绕所述多个导电杆的所述第二部分。在所述第一半导体管芯及所述隔离层上形成重布线层，其中所述重布线层电连接到所述第一半导体管芯。
在一些实施例中，成所述绝缘封装体包括：在所述载体上设置模具，使其覆盖所述第一半导体管芯，其中所述模具包括浇道孔及贴合到所述模具的内表面的释放膜，且所述释放膜部分地覆盖所述第一半导体管芯；将绝缘材料通过所述浇道孔注入到所述模具中，使得所述绝缘材料部分地包封所述第一半导体管芯；将所述绝缘材料固化以形成所述绝缘封装体；以及移除所述模具并从所述第一半导体管芯分离所述释放膜，使得所述绝缘封装体部分地包封所述第一半导体管芯且暴露出所述第一半导体管芯的一些部分。在一些实施例中，在所述模具被移除之后，所述隔离层形成为覆盖所述第一半导体管芯暴露出的所述部分。在一些实施例中，所述的制作封装结构的方法还包括将所述绝缘材料通过位于所述模具的一侧上的所述浇道孔注入到所述模具中，使得所述绝缘材料从所述载体的一侧扩散到所述载体的另一侧以部分地包封所述第一半导体管芯。在一些实施例中，所述隔离层形成为接触所述多个导电杆。在一些实施例中，所述的制作封装结构的方法还包括在所述第一半导体管芯上堆叠第二半导体管芯，所述第二半导体管芯包括第二半导体衬底及安置在所述第二半导体衬底上的多个第二导电杆，其中所述绝缘封装体是形成为环绕所述多个第二导电杆的第一部分，且所述多个第二导电杆的第二部分从所述绝缘封装体凸出，且所述隔离层是形成为环绕所述多个第二导电杆的所述第二部分。
上述内容概述了数个实施例的特征，以使所属领域的技术人员可更好地理解本发明实施例的各方面。所属领域的技术人员应了解，其可容易地使用本发明实施例作为设计或修改其他工艺及结构以实现与本文中所介绍的实施例相同的目的及/或达成相同的优势的基础。所属领域的技术人员还应意识到这些等效构造并不背离本发明实施例的精神及范围，且其可在不背离本发明实施例的精神及范围的情况下在本文中做出各种变化、替代及更改。