阅读说明：本技术 封装结构及半导体工艺方法 (Packaging structure and semiconductor process method ) 是由 林孝羲 于 2018-10-08 设计创作，主要内容包括：一种封装结构,包含金属载板、设置于金属载板上的导电粘着层、设置于导电粘着层上的导电体、设置于导电粘着层上且与导电体横向隔开的半导体芯片、以及设置于导电体和半导体芯片上的重布线层。半导体芯片包含位于半导体芯片的上表面的第一端点。半导体芯片的第一端点透过重布线层、导电体和导电粘着层电性连接至半导体芯片的底面。借此,半导体芯片的效能可得到改善。(A packaging structure comprises a metal carrier plate, a conductive adhesion layer arranged on the metal carrier plate, a conductor arranged on the conductive adhesion layer, a semiconductor chip arranged on the conductive adhesion layer and transversely separated from the conductor, and a rewiring layer arranged on the conductor and the semiconductor chip. The semiconductor chip includes a first terminal located on an upper surface of the semiconductor chip. The first terminal of the semiconductor chip is electrically connected to the bottom surface of the semiconductor chip through the redistribution layer, the conductor and the conductive adhesive layer. Thereby, the performance of the semiconductor chip can be improved.)

封装结构及半导体工艺方法

技术领域

本发明实施例涉及封装结构及其制造方法，特别涉及半导体芯片封装技术。

背景技术

一般而言，复杂电子系统的集成电路(Integrated circuit，IC)的组件具有大量互相连接的集成电路芯片或晶粒。集成电路芯片的尺寸制作的越来越小且电路密度逐渐升高。当集成电路芯片越来越密集，就单位体积的电消耗功率而言，其产生的热也会对应的增加。以现有技术状况的进展来看，充分消散热量的能力常常局限于封装设计上的复杂性、更高的装置操作速度和功耗。

发明内容

本发明的一些实施例提供封装结构，封装结构包含金属载板、设置于金属载板上的导电粘着层、设置于导电粘着层上的导电体、以及设置于导电粘着层上且与导电体横向隔开的半导体芯片。半导体芯片包含位于半导体芯片的上表面的第一端点。封装结构还包含设置于导电体和半导体芯片上的重布线层。半导体芯片的第一端点透过重布线层、导电体和导电粘着层电性连接至半导体芯片的底面。

本发明的一些实施例提供封装结构，封装结构包含第一导电粘着层和第二导电粘着层、分别设置于第一导电粘着层和第二导电粘着层上的第一导电体和第二导电体、以及分别设置于第一导电粘着层和第二导电粘着层上的第一半导体芯片和第二半导体芯片。第二导电粘着层与第一导电粘着层横向隔开。第一半导体芯片包含位于第一半导体芯片的上表面的源极端点、漏极端点、和栅极端点。第二半导体芯片包含位于第二半导体芯片的上表面的源极端点、漏极端点、和栅极端点。封装结构还包含设置于第一和第二导电体、以及第一和第二半导体芯片上的第一重布线层。第一半导体芯片的源极端点透过第一重布线层、第一导电体和第一导电粘着层电性连接至第一半导体芯片的底面。第一半导体芯片的源极端点透过第一重布线层电性连接至第二半导体芯片的漏极端点。

本发明的一些实施例提供封装结构的制造方法，此方法包含透过第一导电粘着层将第一导电体和第一半导体芯片接合至金属载板；透过第二导电粘着层将第二导电体和第二半导体芯片接合至金属载板；在金属载板上形成第一绝缘层，以包覆第一和第二导电体、以及第一和第二半导体芯片；以及在第一绝缘层上形成重布线层。第一导电体与第一半导体芯片横向隔开，且第一半导体芯片包括位于第一半导体芯片的上表面的源极端点、漏极端点、和栅极端点。第二导电体与第二半导体芯片横向隔开，且第二半导体芯片包括位于第二半导体芯片的上表面的源极端点、漏极端点、和栅极端点。第一半导体芯片的源极端点透过重布线层、第一导电体和第一导电粘着层电性连接至第一半导体芯片的底面。第一半导体芯片的源极端点透过重布线层电性连接至第二半导体芯片的漏极端点。

本发明的封装结构可应用于各种不同的封装结构，为让本发明的特征和优点能更明显易懂，下文特举出一些实施例，并配合附图，作详细说明如下。

附图说明

经由以下的详细描述配合附图，可以更加理解本发明实施例的内容。需强调的是，根据产业上的标准惯例，许多部件(feature)并未按照比例绘制。事实上，为了能清楚地讨论，各种部件的尺寸可能被任意地增加或减少。

图1A-图1D是根据本发明的一些实施例，显示形成封装结构于各种中间阶段的剖面示意图。

图2是根据本发明的一些实施例的封装结构的等效电路图。

图3是根据本发明的一些实施例的封装结构的俯视示意图。

图4、图5A和图5B是根据本发明的一些实施例的封装结构的剖面示意图。

附图标记说明：

100、300、400、500A～封装结构；

102～金属载板；

102A～第一金属载板；

102B～第二金属载板；

102C～第三金属载板；

104A～第一导电粘着层；

104B～第二导电粘着层；

104C～第三导电粘着层；

106A～第一半导体芯片；

106B～第二半导体芯片；

106A1、106B1～源极端点；

106A2、106B2～漏极端点；

106A3、106B3～栅极端点；

108A～第一导电体；

108B～第二导电体；

108C～第三导电体；

110～第一绝缘层；

112～第二绝缘层；

114～第一导孔；

114-1、114-2、114-3、114-4、114-5、114-6、114-7、114-8、114-9、114-10、114-11、118-1、118-2、118-3、118-4、118-5、118-6～导孔；

115～第一重布线层；

116～第一线路；

116-1、116-2、116-3、116-4、116-5、116-6、120-1、120-2、120-3、120-4、120-5、120-6～线路；

117～第三绝缘层；

118～第二导孔；

119～第二重布线层；

120～第二线路；

406～驱动器；

4061、4062、4063、5041、5042～端点；

502～第四导电粘着层；

504～无源元件；

H1、H2～高度。

具体实施方式

以下内容提供了很多不同的实施例或范例，用于实现本发明实施例的不同部件。组件和配置的具体实施例或范例描述如下，以简化本发明实施例。当然，这些仅仅是范例，并非用以限定本发明实施例。举例来说，叙述中若提及第一组件形成于第二组件之上，可能包含形成第一和第二组件直接接触的实施例，也可能包含额外的组件形成于第一和第二组件之间，使得第一和第二组件不直接接触的实施例。为了简洁和明确起见，各种不同的组件可以不同尺寸任意示出。此外，本发明实施例可能在不同的范例中重复元件符号及/或字母。如此重复是为了简明和清楚，而非用以表示所讨论的不同实施例之间的关系。

以下描述实施例的一些变化。在不同附图和说明的实施例中，相似的元件符号被用来标示相似的元件。可以理解的是，在方法的前、中、后可以提供额外的步骤，且一些所叙述的步骤可在该方法的其他实施例被取代或删除。

本公开的封装结构利用导电体和重布线层，以形成半导体芯片之间的内连线(例如，半导体芯片的源极端点连接至其他半导体芯片的漏极端点)、及/或单一芯片内的内连线(例如，半导体芯片的背面连接至此芯片的源极端点)，致使此半导体芯片封装具有高布局(layout)弹性。再者，本公开的封装结构利用金属载板、导电体和重布线层作为散热器(heat sink)，以消散半导体芯片产生的热量，进而改善半导体芯片的效能。

图1A-图1D是根据本发明的一些实施例，显示形成图1D所示的封装结构100于各种中间阶段的剖面示意图。请参考图1A，提供金属载板102。金属载板102也可称为金属基板，并且支撑形成于其上的部件。金属载板102可以是具有高导热性的金属载板。在一些实施例中，金属载板102的材料可以是铜(Cu)、铝(Al)、金(Au)、银(Ag)、锡(Sn)、铂(Pt)、前述的合金、或类似的材料。在一些实施例中，金属载板102的厚度可在约0.1毫米(mm)至约2厘米(cm)。

透过第一导电粘着层104A将第一导电体(post)108A和第一半导体芯片106A接合至金属载板102，其中第一半导体芯片106A与第一导电体108A横向隔开。在一些实施例中，第一半导体芯片106A可包含集成电路，例如逻辑集成电路、数位集成电路、混合信号集成电路、功率型集成电路、或存储电路；微机电系统(micro-electro mechanical system，MEMS)；光电装置；感测器，例如光感测器或指纹感测器；或类似的装置。在一些实施例中，第一半导体芯片106A包含形成于其中的有源元件(图中未示)，例如晶体管、金属氧化物半导体场效应晶体管(metal oxide semiconductor field effect transistor，MOSFET)、金属绝缘体半导体场效应晶体管(metal insulator semiconductor FET，MISFET)、结型场效应晶体管(junction field transistor，JFET)、绝缘栅双极晶体管(insulated gatebipolar transistor，IGBT)、前述的组合、或类似的元件。在一实施例中，第一半导体芯片106A可以是会在操作期间产生大量热量的功率型半导体芯片。功率型半导体芯片可以是或者包含功率型MISFET、功率型MOSFET、高电子迁移率晶体管(high electron mobilitytransistor，HEMT)、或类似的芯片。

第一半导体芯片106A具有多个端点(terminal，也可称为导电垫(pad))，这些端点位于第一半导体芯片106A的上表面。这些端点包含源极端点106A1、漏极端点106A2、和栅极端点106A3。在一些实施例中，第一半导体芯片106A是横向型(lateral)芯片，并且在第一半导体芯片106A的底面没有端点。易言之，第一半导体芯片106A的全部端点仅设置于它的两个主表面的其中一面，例如在第一半导体芯片106A的上表面。第一半导体芯片的没有端点的另一主表面(例如，底面)粘合至第一导电粘着层104A。在一实施例中，第一半导体芯片106A是包含氮化镓(GaN)半导体材料的横向型芯片。第一半导体芯片106A的有源元件透过内连线结构(图中未示)电性连接至源极、漏极和栅极端点106A1、106A2和106A3。内连线结构可以包含形成于层间介电层(interlayer dielectric，ILD)中的接触插塞(contactplug)及/或形成于金属间介电层(inter-metal dielectric，IMD)的导孔(via)和金属线。在一些实施例中，第一半导体芯片106A的高度H1在约50微米(μm)至约400微米的范围内。

在一些实施例中，第一导电体108A可具有高导电性和高导热性。第一导电体108A也可称为导电板(sheet)。在一些实施例中，第一导电体108A的材料可以是或者包含铜(Cu)、铝(Al)、金(Au)、银(Ag)、铂(Pt)、铅(Pt)、锡(Sn)、前述的合金、或类似的材料。在一些实施例中，第一导电体108A的侧壁可以垂直于其底面，如图1A所示。在其他一些实施例中，第一导电体108A的侧壁可以从它的一个主表面朝着另一面渐缩。第一导电体108A具有高度H2，高度H2可等于或大于第一半导体芯片106A的高度H1。在一些实施例中，高度H2可以在约100微米至约400微米的范围内。当从俯视角度看，第一导电体108A可具有任何形状，例如圆形、椭圆形、长方形、多边形或线型轮廓。

在一些实施例中，第一导电粘着层104A可以是具有良好的导电性的膏体(paste)、胶带或焊料(solder)。第一导电粘着层104A的材料可以是铜(Cu)、铝(Al)、金(Au)、银(Ag)、铂(Pt)、铅(Pt)、锡(Sn)、前述的合金、或类似的材料。在一些实施例中，可透过例如网印工艺(screen printing process)、表面粘着技术(surface mount technology，SMT)、或点胶工艺(dispensing process)，粘附第一导电粘着层104A至金属载板102。然后，以第一半导体芯片106A和第一导电体108A的底面面向第一导电粘着层104A的方式，将第一半导体芯片106A和第一导电体108A垂直地放置在第一导电粘着层104A上。在一些实施例中，第一导电体108A的侧壁大致上垂直于金属载板的主表面。举例而言，第一导电体108A的侧壁的延伸线与金属载板102A的主表面相交的角度范围在约80°至约100°。

继续参考图1A，透过第二导电粘着层104B将第二导电体108B和第二半导体芯片106B接合至金属载板102，其中第二半导体芯片106B与第二导电体108B横向隔开。第二导电粘着层104B与第一导电粘着层104A横向隔开。

在一些实施例中，第二半导体芯片106B可以相同或相似于前述的第一半导体芯片106A。举例而言，第二半导体芯片106B可以是功率型半导体芯片。第二半导体芯片106B具有源极端点106B1、漏极端点106B2、和栅极端点106B3，这些端点106B1、106B2、106B3位于第二半导体芯片106B的上表面。在一些实施例中，第二半导体芯片106B是横向型芯片，并且在第二半导体芯片106B的底面没有端点。在一实施例中，第二半导体芯片106B是包含氮化镓(GaN)半导体材料的横向型芯片。在一些实施例中，第二导电体108B和第二导电粘着层104B的材料和形成方法可与前述第一导电体108A和第一导电粘着层104A的材料和形成方法相同或相似。

请参考图1B，在金属载板102上形成第一绝缘层110，以包覆(encapsulate)第一导电粘着层104A和第二导电粘着层104B、第一导电体108A和第二导电体108B、以及第一半导体芯片106A和第二半导体芯片106B。形成第一绝缘层110以覆盖第一导电粘着层104A和第二导电粘着层104B、第一导电体108A和第二导电体108B、以及第一半导体芯片106A和第二半导体芯片106B的全部表面。第一绝缘层110大致上填充第一导电体108A与第一半导体芯片106A之间的间隙、第二导电体108B与第二半导体芯片106B之间的间隙、以及第一导电体108A与第二半导体芯片106B之间的间隙。

在一些实施例中，第一绝缘层110的材料可以是介电材料(例如氧化硅或氮化硅)；模塑材料(molding material)；热塑性(thermoplastic)材料(例如环氧树脂(epoxyresin)或丙烯酸树脂(acrylic resin))；热固性材料(例如聚醚酰亚胺(polyetherimide，PEI)、聚醚砜(polyether-sulfone，PES)、聚苯硫醚(polyphenylene-sulfide，PPS)、聚酰胺-酰亚胺(polyamide-imide，PAI)、或聚对苯二甲酸乙二醇酯(polyethylene-terephthalate，PET))；或层压材料(laminate material)(例如纤维增强高分子层压材料或具有颗粒填充的纤维增强高分子层压材料)。在一些实施例中，可透过沉积工艺、旋转涂布(spin-on coating)工艺、层压工艺、模塑工艺(例如压模塑或射出模塑)第一绝缘层110、或类似的方法形成第一绝缘层110。

接着，对第一绝缘层110执行平坦化工艺，例如机械研磨工艺。将第一绝缘层110从其上表面薄化至第一导电体108A和第二导电体108B的上表面暴露出来。在平坦化工艺之后，第一绝缘层110的上表面与第一导电体108A和第二导电体108B的上表面共平面。在其他一些实施例中，此平坦化工艺可甚至执行至第一半导体芯片106A和第二半导体芯片106B的端点106A1、106A2、106A3、106B1、106B2和106B3暴露出来。

请参考图1C，形成第二绝缘层112于第一绝缘层110的上表面上且覆盖第一导电体108A和第二导电体108B的上表面。在一些实施例中，第二绝缘层112的材料和形成方法可与前述第一绝缘层110的材料和形成方法相同或相似。

接着，在第二绝缘层112上形成第一重布线(redistribution)层115。第一重布线层115包含多个第一导孔(via)114，这些第一导孔114穿过第二和第一绝缘层112和110，并且落在第一半导体芯片106A和第二半导体芯片106B的上述多个端点、以及第一导电体108A和第二导电体108B上。第一重布线层115还包含多个第一线路(trace)116，这些第一线路116设置于第二绝缘层112的上表面上且连接这些第一导孔114。

在一些实施例中，这些第一导孔114包含至少八个导孔114-1、114-2、114-3、114-4、114-5、114-6、114-7和114-8。导孔114-1、114-2和114-3分别落在第一半导体芯片106A的源极、漏极和栅极端点106A1、106A2和106A3上；导孔114-4落在第一导电体108A上；导孔114-5、114-6和114-7分别落在第二半导体芯片106B的源极、漏极和栅极端点106B1、106B2和106B3上；以及导孔114-8落在第二导电体108B上。在一些实施例中，这些第一线路116包含彼此电性隔离的至少五个线路116-1、116-2、116-3、116-4和116-5。导孔114-1、114-4和114-6与线路116-1连接；导孔114-5和114-8与线路116-4连接；以及导孔114-2、114-3和114-7分别与线路116-2、116-3和116-5连接。

在一些实施例中，第一重布线层115(包含第一导孔114和第一线路116)可以是或者包含铜(Cu)、铝(Al)、金(Au)、银(Ag)、铂(Pt)、铅(Pt)、锡(Sn)、前述的合金、或类似的材料。形成第一重布线层115的步骤可包含例如透过激光钻孔工艺穿过第二绝缘层112和第一绝缘层110形成多个导孔开口(图中未示)，以暴露出第一和第二半导体芯片116A和116B的上述多个端点以及第一导电体108A和第二导电体108B，接着透过镀制(例如电镀或无电电镀)形成多个第一导孔114于相应的导孔开口中且形成多个第一线路116于这些第一导孔114和第二绝缘层112上。

继续参考图1C，形成第三绝缘层117在第二绝缘层112的上表面，且覆盖这些第一线路116。在一些实施例中，第三绝缘层117的材料和形成方法可与前述第一绝缘层110的材料和形成方法相同或相似。

接着，在第三绝缘层117上形成第二重布线层119。第二重布线层119电性连接至第一重布线层115。第二重布线层119包含多个第二导孔118，这些第二导孔118穿过第三绝缘层117和110，并且落在这些第一线路116上。第二重布线层119还包含多个第二线路120，这些第二线路120设置于第三绝缘层117的上表面上且连接这些第二导孔118。在一些实施例中，这些第二线路120作为接脚(pin-out)以连接外部电路(图中未示)。

在一些实施例中，这些第二导孔118包含至少五个导孔118-1、118-2、118-3、118-4和118-5，它们分别落在线路116-1、116-2、116-3、116-4和116-5上。在一些实施例中，这些第二线路120包含彼此电性隔离的至少五个线路120-1、120-2、120-3、120-4和120-5。这些导孔118-1、118-2、118-3、118-4和118-5分别与这些线路120-1、120-2、120-3、120-4和120-5连接。在一些实施例中，第二重布线层119的材料和形成方法可与前述第一重布线层115的材料和形成方法相同或相似。

请参考图1D，对金属载板102执行图案化工艺以形成第一金属载板102A和第二金属载板102B，其中第二金属载板102B与第一金属载板102A横向隔开。在一些实施例中，第二金属载板102B与第一金属载板102A的间距大于约0.2毫米。第一导电粘着层104A和第二导电粘着层104B分别位于第一金属载板102A和第二金属载板102B上。在图案化工艺之后，第一绝缘层110将第一半导体芯片106A和第二半导体芯片106B的底面彼此电性隔离。在一些实施例中，图案化工艺可包含将图1C所示的封装结构上下翻转、在金属载板102的底面上形成图案化掩模(图中未示)、通过图案化掩模来蚀刻金属载板102、以及例如透过湿剥除(wetstrip)或灰化(ash)工艺移除图案化掩模。对金属载板102执行的蚀刻工艺可以是湿式蚀刻，其使用化学品例如氯化铜、氯化铁、HF、NaOH、HNO₃、K₃Fe(CN)₆、KI、或硫酸。在一些实施例中，在图案化工艺之前，图1C所示的封装结构可安装至临时载板，在图案化工艺期间，临时载板支撑此封装结构，在图案化工艺之后，可移除临时载板。在图案化工艺之后，制得封装结构100。

在本发明实施例中，封装结构100包含第一金属载板102A和第二金属载板102B、第一导电粘着层104A和第二导电粘着层104B、第一导电体108A和第二导电体108B、第一半导体芯片106A和第二半导体芯片106B、第一绝缘层110、以及第一重布线层115。

第一导电粘着层104A和第二导电粘着层104B分别设置于第一金属载板102A和第二金属载板102B上。第二金属载板102A与第一金属载板横向隔开。第二导电粘着层104B与第一导电粘着层104A被第一绝缘层110横向隔开。第一导电体108A与第一半导体芯片106A设置于第一导电粘着层104A上，且第二导电体108B和第二半导体芯片106A设置于第二导电粘着层104B上。第一半导体芯片106A包含设置于第一半导体芯片106A的上表面的源极端点106A1、漏极端点106A2和栅极端点106A3。第二半导体芯片106B包含设置于第二半导体芯片106B的上表面的源极端点106B1、漏极端点106B2和栅极端点106B3。第一绝缘层110包覆第一导电粘着层104A和第二导电粘着层104B、第一导电体108A和第二导电体108B、以及第一半导体芯片106A和第二半导体芯片106B。包含多个第一导孔114和多个第一线路116的第一重布线层115设置于第一绝缘层110上。

第一半导体芯片106A的源极端点106A1透过第一重布线层115电性连接至第二半导体106B的漏极端点106B2，因此封装结构100可以包含半桥电路(half-bridgecircuitry)。半桥电路可以是用于将直流(DC)或交流(AC)电压转换为直流电压的转换器。请参考图2，图2是本发明的一些实施例的封装结构100的等效电路图。第一半导体芯片106A和第二半导体芯片106B形成半桥电路。在一些实施例中，第一半导体芯片106A可以是半桥电路的高端(high side)功率开关，而第二半导体芯片106B可以是半桥电路的低端(lowside)功率开关。

回头参考图1D，第一半导体芯片106A的源极端点106A1透过第一重布线层115(导孔114-1和114-4、及线路116-1)、第一导电体108A、和第一导电粘着层104A电性连接至第一半导体106A的底面。因此，源极端点106A1与第一半导体芯片106A的底面可以在相同电位。第二半导体芯片106B的源极端点106B1透过第一重布线层115(导孔114-5和114-8、及线路116-4)、第二导电体108B、和第二导电粘着层104B电性连接至第二半导体106B的底面。因此，源极端点106B1与第二半导体芯片106B的底面可以在相同电位。半导体芯片的源极端点具有与半导体芯片底面在相同电位，以改善半导体芯片抗击穿(breakdown)能力。值得注意的是，第一金属载板102A和第二金属载板102B彼此隔开，以防止第一半导体芯片106A的源极端点106A1和底面电性连接至第二半导体芯片106B的源极端点106B1和底面。

在本发明实施例中，具有良好的导热性的第一金属载板102A和第二金属载板102B作为散热器，以消散第一半导体芯片106A和第二半导体芯片106B在操作期间产生的热量。在一些实施例中，第一金属载板102A和第二金属载板102B覆盖等于或大于封装结构100的底面面积的约20％，这提升封装基板100的散热能力。

再者，第一半导体芯片106A和第二半导体芯片106B仅透过第一导电粘着层104A和第二导电粘着层104B粘合至第一金属载板102A和第二金属载板102B，这提升封装基板100的散热能力。

再者，在本发明实施例中，第一导电体108A和第二导电体108B、以及第一和第二重布线层115和119也作为散热器，以消散第一半导体芯片106A和第二半导体芯片106B在操作期间产生的热量。

本发明实施例利用导电体和重布线层，以形成半导体芯片之间的内连线(例如，半导体芯片的源极端点连接至其他半导体芯片的漏极端点)、及/或单一芯片内的内连线(例如，半导体芯片的背面连接至此芯片的源极端点)，致使此导体芯片封装具有高布局弹性。再者，本公开的封装结构利用金属载板、导电体和重布线层作为散热器，以消散半导体芯片产生的热量，进而改善半导体芯片的效能。

尽管如图1D所示的封装结构100包含两个半导体芯片106A和106B，但基于设计需求封装结构100可包含一或多于两个半导体芯片、及/或无源元件。

图3是根据本发明的一些实施例的封装结构300的俯视示意图，其中相同于前述图1D的实施例的元件或膜层使用相同的附图标记，并为了简洁起见省略其说明。封装结构300包含第一绝缘层110、第一半导体芯片106A和第二半导体芯片106B、第一导电体108A和第二导电体108B、第一重布线层的多个第一线路116、以及第二重布线层的多个第二线路120。为了简洁明确，图3仅显示以上部件，并且封装结构300亦可包含如图1D所示的金属载板、导电粘着层和多个导孔。

如图3所示，当从俯视角度看，第一导电体108A的投影面积完全位于线路116-1的投影面积内，并且第二导电体108B的投影面积完全位于线路116-4的投影面积内。

如图3所示，这些第一线路116包含彼此隔离的线路116-1、116-2、116-3、116-4和116-5。在一些实施例中，当从俯视角度看，这些第一线路116覆盖等于或大于第二绝缘层112(显示于图1D)投影面积的约50％。较高的投影面积的第一线路116导致封装结构300的较佳的散热性。

图4是根据本发明的一些实施例的封装结构400的剖面示意图，其中相同于前述图1D的实施例的元件或膜层使用相同的附图标记，并为了简洁起见省略其说明。图4与图1D的实施例的差异在于，封装结构400还包含第三金属载板102C、设置于第三金属载板102C上的第三导电粘着层104C、以及设置于第三导电粘着层104C上的驱动器406。

在一些实施例中，透过第三导电粘着层104C将驱动器406接合至金属载板102(显示于图1A)。在执行前面关于图1A-图1C所述的工艺之后，对金属载板102执行前面关于图1D所述的图案化工艺，以形成第三金属载板102C。第三金属载板102C与第一金属载板102A和第二金属载板102B横向隔开。第三导电粘着层104C与第一导电粘着层104A和第二导电粘着层104B横向隔开。第一绝缘层110包覆驱动器406。

在一些实施例中，驱动器406配置以提供信号至第一半导体芯片106A和第二半导体芯片106B的栅极端点106A3和106B3，并且驱动器406可包含形成于其中的有源元件(图中未示)，例如金属氧化物半导体场效应晶体管(MOSFET)、结型场效应晶体管(JFET)、绝缘栅双极晶体管(IGBT)、晶体管、前述的组合、或类似的有源元件。驱动器406具有至少三个端点4061、4062和4063。驱动器406的端点4061和4062透过第一重布线层115电性连接至第一半导体芯片106A和第二半导体芯片106B的栅极端点106A3和106B3。

多个第一导孔114还包含导孔114-9、114-10和114-11，它们穿过第二和第一绝缘层112和110，且分别落在驱动器406的端点4061、4062和4063上。多个第一线路116还包含线路116-6，线路116-6与第一线路116的其他线路电性隔离。导孔114-9连接线路116-3，使得驱动器406的端点4061电性连接至第一半导体芯片106A的栅极端点106A3。导孔114-10连接线路116-5，使得驱动器406的端点4062电性连接至第二半导体芯片106B的栅极端点106B3。导孔114-11连接线路116-6。多个第二导孔118还包含导孔118-6，导孔118-6穿过第三绝缘层117，且落在线路116-6上。多个第二线路120还包含线路120-6，线路120-6与第二线路120的其他线路电性隔离。导孔118-6连接线路120-6。线路120-6作为接脚以连接外部电路(图中未示)。

图5A是根据本发明的一些实施例的封装结构500A的剖面示意图，其中相同于前述图1D的实施例的元件或膜层使用相同的附图标记，并为了简洁起见省略其说明。图5A与图1D的实施例的差异在于，封装结构500A还包含设置于第二重布线层120上的无源元件504。

请参考图5A，在图1D所示的封装结构上形成无源元件504。在一些实施例中，无源元件504可以是电容、电感、电阻、或类似的无源元件。无源元件504具有两个端点5041和5042。透过第四导电粘着层502将无源元件504的端点5041和5042分别接合至第二重布线层119的线路120-2和120-4，因而端点5041和5042电性连接至第一半导体芯片106A的漏极端点106A2和第二半导体芯片106B的源极端点106B1。在一些实施例中，第四导电粘着层502具有良好的导电性的膏体(paste)、胶带或焊料(solder)。第四导电粘着层502的材料可以是铜(Cu)、铝(Al)、金(Au)、银(Ag)、铂(Pt)、铅(Pt)、锡(Sn)、前述的合金、或类似的材料。

图5B是根据本发明的一些实施例的封装结构500B的剖面示意图，其中相同于前述图5A的实施例的元件或膜层使用相同的附图标记，并为了简洁起见省略其说明。图5A与图5B的实施例的差异在于，封装结构500B的无源元件504设置于第一重布线层115上且在第三绝缘层117中。

在形成第一重布线层115之后，在第一重布线层115上形成无源元件504。无源元件504具有两个端点5041和5042，且透过第四导电粘着层502分别将端点5041和5042接合至线路116-2和116-4。端点5041和5042电性连接至第一半导体芯片106A的漏极端点106A2和第二半导体芯片106B的源极端点106B1。形成第三绝缘层117以覆盖无源元件504。导孔118-2和118-4穿过第三绝缘层117，且分别落在无源元件504的端点5041和5042上。导孔118-1、118-3和118-5以虚线表示导孔118-1、118-3和118-5位于图5B的剖面示意图之后，并未穿过无源元件504。

本公开的封装结构利用导电体和重布线层，以形成半导体芯片之间的内连线(例如，半导体芯片的源极端点连接至其他半导体芯片的漏极端点)、及/或单一芯片内的内连线(例如，半导体芯片的背面连接至此芯片的源极端点)，致使此半导体芯片封装具有高布局弹性。再者，本公开的封装结构利用金属载板、导电体和重布线层作为散热器，以消散半导体芯片产生的热量，进而改善半导体芯片的效能。

以上概述数个实施例的部件，以便本发明所属技术领域中普通技术人员可以更加理解本发明实施例的观点。本发明所属技术领域中普通技术人员应理解，他们能轻易地以本发明实施例为基础，设计或修改其他工艺和结构，以达到与在此介绍的实施例相同的目的及/或优势。本发明所属技术领域中普通技术人员也应理解，此类等效的结构并无悖离本发明的精神与范围，且他们能在不违背本发明的精神和范围下，做各式各样的改变、取代和替换。因此，本发明的保护范围应以随附的权利要求范围所界定为准。