阅读说明：本技术 芯片封装件 (Chip package ) 是由 陈冠宇 苏安治 叶德强 黄立贤 叶名世 于 2019-04-12 设计创作，主要内容包括：一种芯片封装件,包括集成电路组件、导热层、绝缘包封体及重布线路结构。所述集成电路组件包括位于所述集成电路组件的后表面处的非晶半导体部分。所述导热层覆盖所述集成电路组件的所述非晶半导体部分,其中所述导热层的导热率大于或大体上等于10W/mK。所述绝缘包封体在横向上对所述集成电路组件及所述导热层进行包封。所述重布线路结构设置在所述绝缘包封体及所述集成电路组件上,其中所述重布线路结构电连接到所述集成电路组件。(A chip package includes an integrated circuit assembly, a heat conductive layer, an insulating package and a redistribution circuit structure. The integrated circuit assembly includes an amorphous semiconductor portion at a back surface of the integrated circuit assembly. The thermally conductive layer covers the amorphous semiconductor portion of the integrated circuit component, wherein the thermally conductive layer has a thermal conductivity greater than or substantially equal to 10W/mK. The insulating encapsulant laterally encapsulates the integrated circuit component and the thermally conductive layer. The redistribution circuitry structure is disposed on the insulating enclosure and the integrated circuit component, wherein the redistribution circuitry structure is electrically connected to the integrated circuit component.)

芯片封装件

技术领域

本发明实施例涉及一种芯片封装件。

背景技术

由于各种电子组件(即，晶体管、二极管、电阻器、电容器等)的集成密度的持续提高，半导体行业已经历快速增长。在很大程度上，集成密度的此种提高来自于最小特征尺寸(minimum feature size)的不断减小，此使得更多较小的组件能够集成到给定面积中。与先前的封装件相比，这些较小的电子组件也需要利用较小面积的较小的封装件。半导体组件的一些较小类型的封装件包括四面扁平封装件(quad flat package，QFP)、引脚栅阵列(pin grid array，PGA)封装件、球栅阵列(ball grid array，BGA)封装件等等。

当前，集成扇出型封装件因其紧密而正变得日渐流行。从集成扇出型封装件的集成电路组件产生的热量因管芯贴合膜的低导热率(例如，k<1 W/mK)而无法有效地分散。

发明内容

根据本发明的实施例，一种制作芯片封装件的方法，所述方法包括：通过第一热膏将集成电路组件贴合在载体上，其中所述第一热膏的导热率介于约10W/mK到约250W/mK的范围内；形成绝缘包封体，以对贴合在所述载体上的所述集成电路组件进行包封；以及在所述绝缘包封体及所述集成电路组件上形成重布线路结构，其中所述重布线路结构电连接到所述集成电路组件。

根据本发明的实施例，一种制作芯片封装件的方法，所述方法包括：提供集成电路组件，所述集成电路组件上形成有金属层；通过管芯贴合膜将所述集成电路组件贴合在载体上，以使所述金属层位于所述集成电路组件与所述管芯贴合膜之间，其中所述金属层的导热率大于所述管芯贴合膜的导热率；形成绝缘包封体，以对贴合在所述载体上的所述集成电路组件进行包封；以及在所述绝缘包封体及所述集成电路组件上形成重布线路结构，其中所述重布线路结构电连接到所述集成电路组件。

根据本发明的实施例，一种芯片封装件，包括集成电路组件、导热层、绝缘包封体以及重布线路结构。集成电路组件包括位于所述集成电路组件的后表面处的非晶半导体部分。导热层覆盖所述集成电路组件的所述非晶半导体部分，其中所述导热层的导热率介于约10W/mK到约250W/mK的范围内。绝缘包封体对所述集成电路组件及所述导热层进行包封。重布线路结构设置在所述绝缘包封体及所述集成电路组件上，其中所述重布线路结构电连接到所述集成电路组件。

附图说明

结合附图阅读以下详细说明，会最好地理解本公开的各个方面。应注意，根据本行业中的标准惯例，各种特征并非按比例绘制。事实上，为论述清晰起见，可任意增大或减小各种特征的尺寸。

图1到图15示出根据本公开一些实施例的用于制作集成扇出型封装件的工艺流程。

图16到图30示出根据本公开一些替代实施例的用于制作集成扇出型封装件的工艺流程。

图31示意性地示出根据本公开一些实施例的集成扇出型封装件。

图32示意性地示出根据本公开一些替代实施例的集成扇出型封装件。

[符号的说明]

100：晶片；

100'：薄化晶片；

110、110a：半导体衬底；

110'：薄化半导体衬底；

110S：非晶半导体部分；

120：导电垫；

130、130a：钝化层；

132、142：接触开口；

140、140a：后钝化层；

150：导电柱；

160、160a、160a'：保护层；

200：集成电路组件；

210：绝缘材料；

210'：绝缘包封体；

B：导电特征；

BP：导电凸块；

C：载体；

DAF、DAF1：管芯贴合膜；

DB：剥离层；

DT：切割胶带；

M、M1：金属层；

P1、P11：封装结构；

P2：半导体器件；

RDL：重布线路结构；

ST：锯切胶带；

TP：热膏；

TP1：第一热膏；

TP2：第二热膏；

TV：导电穿孔；

UF：底部填充胶。

具体实施方式

以下公开内容提供用于实施所提供主题的不同特征的许多不同的实施例或实例。以下阐述组件及排列的具体实例以简化本公开。当然，这些仅为实例而非旨在进行限制。举例来说，在以下说明中，在第二特征之上或第二特征上形成第一特征可包括其中第一特征与第二特征被形成为直接接触的实施例，且也可包括其中第一特征与第二特征之间可形成附加特征从而使得第一特征与第二特征可不直接接触的实施例。另外，本公开在各种实例中可重复使用参考编号和/或字母。此种重复使用是为了简明及清晰起见，且自身并不表示所论述的各个实施例和/或配置之间的关系。

此外，为易于说明，本文中可能使用例如“在…之下(beneath)”、“在…下方(below)”、“下部的(lower)”、“在…上方(above)”、“上部的(upper)”等空间相对性用语来阐述图中所示一个元件或特征与另一(其他)元件或特征的关系。所述空间相对性用语旨在除图中所绘示的取向外还囊括器件在使用或操作中的不同取向。装置可具有其他取向(旋转90度或处于其他取向)，且本文中所用的空间相对性描述语可同样相应地进行解释。

本公开也可包括其他特征及工艺。举例来说，可包括测试结构，以帮助对三维(three-dimensional，3D)封装或三维集成电路(three-dimensional integratedcircuit，3DIC)器件进行验证测试。所述测试结构可包括例如在重布线层中或在衬底上形成的测试垫，以使得能够对三维封装或三维集成电路进行测试、对探针和/或探针卡(probecard)进行使用等。可对中间结构以及最终结构执行验证测试。另外，本文中所公开的结构及方法可结合包括对已知良好管芯(known good die)进行中间验证的测试方法来使用，以提高良率并降低成本。

图1到图15示出根据本公开一些实施例的用于制作集成扇出型封装件的工艺流程。

参照图1，提供晶片100，晶片100包括排列成阵列的多个半导体管芯或集成电路组件200。在对晶片100执行晶片切割工艺(wafer dicing process)之前，晶片100的各集成电路组件200是彼此连接的。在一些实施例中，晶片100可包括半导体衬底110、形成在半导体衬底110上的多个导电垫120及钝化层130。钝化层130形成在半导体衬底110之上且具有多个接触开口132，以使导电垫120被钝化层130的接触开口132局部地露出。举例来说，半导体衬底110可为硅衬底，所述硅衬底包括形成在所述硅衬底中的有源组件(例如，晶体管等)及无源组件(例如，电阻器、电容器、电感器等)；导电垫120可为铝垫、铜垫或其他合适的金属垫；且钝化层130可为氧化硅层、氮化硅层、氮氧化硅层或由其他合适的介电材料形成的介电层。

如图1所示，在一些实施例中，晶片100还可包括形成在钝化层130上的后钝化层(post-passivation layer)140。后钝化层140覆盖钝化层130且具有多个接触开口142。被钝化层130的接触开口132露出的导电垫120会被后钝化层140的接触开口142局部地露出。举例来说，后钝化层140可为聚酰亚胺(polyimide，PI)层、聚苯并恶唑(polybenzoxazole，PBO)层或由其他合适的聚合物形成的介电层。

参照图2，在导电垫120上形成多个导电柱150。在一些实施例中，在导电垫120上电镀导电柱150。以下详细阐述导电柱150的电镀工艺。首先，可将晶种层溅镀到后钝化层140上及被接触开口142露出的导电垫120上。接着，可通过光刻(photolithography)在晶种层之上形成图案化光刻胶层(未示出)，其中图案化光刻胶层露出晶种层的与导电垫120对应的部分。可以电镀槽(plating bath)的方式，将晶片100浸入到电镀溶液中，所述晶片100包括形成在其上的图案化光刻胶层，以使导电柱150电镀在晶种层的与导电垫120对应的部分上。在形成电镀导电柱150之后，剥除所述图案化光刻胶层。之后，通过利用导电柱150作为硬掩模，可例如通过刻蚀(etching)移除晶种层的未被导电柱150覆盖的部分直到露出后钝化层140为止。在一些实施例中，电镀导电柱150可为电镀铜柱。

参照图3，在形成导电柱150之后，在后钝化层140上形成保护层160以覆盖导电柱150。在一些实施例中，保护层160可为具有足以包封及保护导电柱150的厚度的聚合物层。举例来说，保护层160可为聚苯并恶唑(PBO)层、聚酰亚胺(PI)层或其他合适的聚合物。在一些替代实施例中，保护层160可由无机材料制成。

参照图3及图4，在形成保护层160之后，对晶片100的后表面执行背侧研磨(back-side grinding)工艺。在背侧研磨工艺期间，通过研磨轮来对半导体衬底110进行研磨，以使得薄化晶片100'形成，薄化晶片100'包括薄化半导体衬底110'、形成在薄化半导体衬底110'上的导电垫120、钝化层130、后钝化层140、导电柱150及保护层160。在执行背侧研磨工艺之后，如图4所示，在薄化半导体衬底110'的后表面处形成由背侧研磨工艺形成的非晶半导体部分110S(例如，非晶硅层)。在一些实施例中，非晶半导体部分110S的厚度可介于约10纳米到约50纳米的范围内。另外，用于研磨半导体衬底110的研磨轮的砂粒大小可介于约3微米到约15微米的范围内。

参照图5，在执行背侧研磨工艺之后，在切割胶带DT上安装薄化晶片100'，以使薄化半导体衬底110'的后表面与切割胶带DT粘在一起。在一些实施例中，切割胶带DT可支撑安装在切割胶带DT上的薄化晶片100'且临时与薄化晶片100'的后表面粘在一起。

参照图5及图6，在将薄化晶片100'安装在切割胶带DT上之后，对薄化晶片100'执行晶片切割工艺，以使薄化晶片100'中的各集成电路组件200彼此单体化。在单体化工艺之后，形成与切割胶带DT粘在一起的多个经单体化的集成电路组件200。如图6所示，经单体化的集成电路组件200中的每一者包括半导体衬底110a、形成在半导体衬底110a上的导电垫120、钝化层130a、后钝化层140a、导电柱150及保护层160a。半导体衬底110a、钝化层130a、后钝化层140a及保护层160a的材料及特性与半导体衬底110、钝化层130、后钝化层140及保护层160的材料及特性相同。因此，省略了对经单体化的集成电路组件200中的半导体衬底110a、钝化层130a、后钝化层140a及保护层160a的详细说明。

在所述背侧研磨工艺及所述晶片切割工艺期间，保护层160可充分地保护集成电路组件200的导电柱150。另外，可保护经单体化的集成电路组件200的导电柱150不受随后执行的工艺(例如，经单体化的集成电路组件200的拾取及放置(picking-up and placing)工艺、模塑(molding)工艺等)的损坏。

参照图6及图7，提供上面形成有剥离层DB的载体C。在一些实施例中，载体C是玻璃衬底，且剥离层DB是形成在玻璃衬底上的光热转换(light-to-heat conversion，LTHC)释放层。在一些替代实施例中，可在剥离层DB上形成介电层(未示出)，以使剥离层DB位于载体C与介电层之间。举例来说，介电层是形成在剥离层DB上的聚苯并恶唑(PBO)层。

在提供上面形成有剥离层DB的载体C之后，在剥离层DB上形成多个导电穿孔TV。在一些实施例中，所述多个导电穿孔TV可通过晶种层的溅镀、光刻胶涂布、光刻、穿孔的电镀、光刻胶剥除及晶种层的图案化来形成。举例来说，导电穿孔TV包括铜支柱(copper post)或其他合适的金属支柱。

如图6及图7所示，在一些实施例中，从切割胶带DT拾取经单体化的集成电路组件200中的一者并将其放置在剥离层DB上，经单体化的集成电路组件200包括半导体衬底110a、导电垫120、钝化层130a、后钝化层140a、导电柱150及保护层160a。在一些替代实施例中，从切割胶带DT拾取多于一个经单体化的集成电路组件200并将其放置在剥离层DB上，其中放置在剥离层DB上的经单体化的集成电路组件200可排列成阵列。当放置在剥离层DB上的经单体化的集成电路组件200排列成阵列时，可将导电穿孔TV分类成各个群组且经单体化的集成电路组件200的数目对应于导电穿孔TV的群组的数目。

通过第一热膏TP1将经单体化的集成电路组件200贴合在或粘在剥离层DB上，其中第一热膏TP1的导热率(k)大于或大体上等于10W/mK。在一些实施例中，可通过分配(dispensing)或其他合适的工艺在剥离层DB上形成第一热膏TP1。举例来说，第一热膏TP1的导热率(k)可介于约10W/mK到约250W/mK的范围内。另外，第一热膏TP1的材料可为含有金属粉末的聚合物膏体。

如图7所示，举例来说，保护层160a的顶表面高于导电穿孔TV的顶表面，同时保护层160a的顶表面高于导电柱150的顶表面。然而，本公开并非仅限于此。在一些替代实施例中，保护层160a的顶表面可与导电穿孔TV的顶表面大体上对齐，且保护层160a的顶表面高于导电柱150的顶表面。

参照图8，在剥离层DB上形成绝缘材料210以覆盖经单体化的集成电路组件200及导电穿孔TV。在一些实施例中，绝缘材料210是通过模塑工艺形成的模塑化合物。举例来说，经单体化的集成电路组件200的保护层160a的顶表面被绝缘材料210覆盖。换句话说，经单体化的集成电路组件200的保护层160a的顶表面未被露出而是被绝缘材料210保护住。在一些实施例中，绝缘材料210包含环氧树脂或其他合适的介电材料。

参照图8及图9，对绝缘材料210进行研磨直到露出导电柱150的顶表面、导电穿孔TV的顶表面及保护层160a的顶表面为止。在一些实施例中，通过机械研磨工艺和/或化学机械抛光(chemical mechanical polishing，CMP)工艺来对绝缘材料210进行研磨。在对绝缘材料210进行研磨之后，形成绝缘包封体210'。在绝缘材料210的研磨工艺期间，对保护层160a的一些部分进行研磨以形成保护层160a'。在一些实施例中，在绝缘材料210及保护层160a的研磨工艺期间，也轻微地对导电穿孔TV的一些部分及导电柱150的一些部分进行研磨。

如图9所示，绝缘包封体210'在横向上包封经单体化的集成电路组件200的侧壁，且绝缘包封体210'被导电穿孔TV穿透。换句话说，经单体化的集成电路组件200及导电穿孔TV嵌入在绝缘包封体210'中。应注意，导电穿孔TV的顶表面、绝缘包封体210'的顶表面、导电柱150的顶表面及保护层160a'的顶表面大体上处于同一水平高度。

参照图10，在形成绝缘包封体210'及保护层160a'之后，在导电穿孔TV的顶表面上、绝缘包封体210'的顶表面上、导电柱150的顶表面上及保护层160a'的顶表面上形成重布线路结构RDL。将重布线路结构RDL制作成与位于下方的一个或多个连接件电连接。此处，前述连接件可为经单体化的集成电路组件200的导电柱150和/或嵌入在绝缘包封体210'中的导电穿孔TV。重布线路结构RDL可包括交替地堆叠的多条重布线接线与多个图案化介电层，如图10所示。举例来说，重布线接线可为铜接线且图案化介电层的材料可包括聚酰亚胺(PI)、聚苯并恶唑(PBO)或其他合适的介电聚合物。另外，导电穿孔TV经由重布线路结构RDL电连接到经单体化的集成电路组件200。

参照图11，在形成重布线路结构RDL之后，形成多个导电特征B，所述多个导电特征B电连接到重布线路结构RDL。导电特征B设置在重布线路结构RDL上且排列成阵列。在一些实施例中，导电特征B可为排列成阵列的导电球(例如，焊料球)。如图11所示，在由载体C承载的剥离层DB上制作封装结构P1，封装结构P1包括第一热膏TP1、经单体化的集成电路组件200、导电穿孔TV、绝缘包封体210'、重布线路结构RDL及导电特征B。

参照图12，将剥离层DB及载体C从封装结构P1剥离，以使导电穿孔TV的底表面、绝缘包封体210'的底表面及第一热膏TP1的表面从载体C剥离并被露出。绝缘包封体210'的底表面与第一热膏TP1的被露出的表面大体上处于同一水平高度。在一些实施例中，可向剥离层DB施加外部能量(例如紫外激光、可见光或热量)，以使封装结构P1与由载体C承载的剥离层DB可分离。

参照图13，在执行剥离工艺之后，可将封装结构P1翻转(上下倒置)并安装到锯切胶带ST上，以使封装结构P1的导电特征B与锯切胶带ST粘在一起。在一些实施例中，锯切胶带ST可支撑安装在锯切胶带ST上的上述封装结构P1且临时与封装结构P1的导电特征B粘在一起。由于第一热膏TP1的导热率(k)高(即，大于或大体上等于10W/mK)，因此第一热膏TP1可有效地传导及分散从经单体化的集成电路组件200产生的热量。因此，可不需要移除第一热膏TP1来增强封装结构P1的散热性能。

参照图14，可形成第二热膏TP2来覆盖第一热膏TP1的被露出的表面，其中第二热膏TP2的导热率(k)大于或大体上等于10W/mK。举例来说，第二热膏TP2的导热率(k)可介于约10W/mK到约250W/mK的范围内。在一些实施例中，第一热膏TP1的导热率(k)可大体上等于第二热膏TP2的导热率(k)。在一些替代实施例中，第一热膏TP1的导热率(k)可大于或小于第二热膏TP2的导热率(k)。由于第一热膏TP1及第二热膏TP2二者的导热率(k)高(即，大于或大体上等于10W/mK)，因此第一热膏TP1及第二热膏TP2可有效地传导及分散从经单体化的集成电路组件200产生的热量。

如图14所示，第一热膏TP1嵌入在绝缘包封体210'中且第一热膏TP1接触薄化半导体衬底110'的非晶半导体部分110S。在一些实施例中，第二热膏TP2可比第一热膏TP1厚。在一些替代实施例中，第二热膏TP2可比第一热膏TP1薄。在一些其他实施例中，第一热膏TP1与第二热膏TP2的厚度可大体上相同。举例来说，第一热膏TP1的厚度可介于约1微米到约100微米的范围内，而第二热膏TP2的厚度可介于约1微米到约100微米的范围内。另外，第二热膏TP2可不仅覆盖第一热膏TP1的表面，而且还可局部地覆盖绝缘包封体210'的表面。然而，第二热膏TP2的分布并非仅限于此。

当第一热膏TP1及第二热膏TP2中的至少一者含有金属粒子(例如，铜粒子)时，薄化半导体衬底110'的非晶半导体部分110S可捕获第一热膏TP1和/或第二热膏TP2中含有的金属粒子。换句话说，当第一热膏TP1及第二热膏TP2中的至少一者含有金属粒子时，薄化半导体衬底110'的非晶半导体部分110S可用作金属粒子的扩散障壁。因此，封装结构P1可容易地通过高温工作寿命(high temperature operating life，HTOL)测试。

在一些替代实施例中，可省略第二热膏TP2的制作，如图31所示。

如图14所示，第一热膏TP1与第二热膏TP2的组合可被视为覆盖经单体化的集成电路组件200的非晶半导体部分110S的导热层。在一些替代实施例中，当省略第二热膏TP2的制作时，导热层只包括第一热膏TP1。

参照图15，提供半导体器件P2并将半导体器件P2放置在封装结构P1上以将半导体器件P2电连接到导电穿孔TV。半导体器件P2经由导电穿孔TV及重布线路结构RDL电连接到集成电路组件200。在一些实施例中，半导体器件P2可经由多个导电凸块BP电连接到封装结构P1的导电穿孔TV。举例来说，导电凸块BP可为微凸块、受控塌陷晶粒连接(controlledcollapse chip connection，C4)凸块等。

在一些实施例中，半导体器件P2可为其底表面上包括导电凸块BP的存储器器件(例如，DRAM)。举例来说，半导体器件P2是球栅阵列(BGA)型封装件。在半导体器件P2中，至少一个存储器芯片可安装在BGA电路板上，经由结合线电连接到BGA板且被模塑化合物包封。在将半导体器件P2安装到封装结构P1上之前，可通过例如丝网印刷工艺(stencilprinting process)向封装结构P1的导电穿孔TV上施加焊料材料，且接着将包括导电凸块BP的半导体器件P2放置在导电穿孔TV上。之后，执行回焊工艺以在半导体器件P2与封装结构P1的导电穿孔TV之间形成焊料接头。

在执行上述回焊工艺之后，在封装结构P1与半导体器件P2之间形成底部填充胶UF以包封第二热膏TP2及导电凸块BP。在一些实施例中，底部填充胶UF的材料可包括含有填料的环氧树脂且底部填充胶UF的导热率可小于约1W/mK。底部填充胶UF在横向上包封导电凸块BP且用作应力缓冲器，以最小化因封装结构P1与半导体器件P2之间的热膨胀系数(coefficient of thermal expansion，CTE)失配所导致的导电凸块BP的疲劳(fatigue)。

在形成底部填充胶UF之后，对封装结构P1执行锯切工艺以形成多个经单体化的叠层封装(package-on-package，PoP)结构。在执行封装结构P1的锯切工艺之后，经单体化的叠层封装(PoP)结构与锯切胶带ST粘在一起。另外，底部填充胶UF可确保包括封装结构P1及半导体器件P2的叠层封装(PoP)结构的可靠性。

图16到图30示出根据本公开一些替代实施例的用于制作集成扇出型封装件的工艺流程。

参照图16，提供晶片100，晶片100包括排列成阵列的多个半导体管芯或集成电路组件200。在对晶片100执行晶片切割工艺之前，晶片100的各集成电路组件200是彼此连接的。在一些实施例中，晶片100可包括半导体衬底110、形成在半导体衬底110上的多个导电垫120及钝化层130。钝化层130形成在半导体衬底110之上且具有多个接触开口132，以使导电垫120被钝化层130的接触开口132局部地露出。举例来说，半导体衬底110可为硅衬底，所述硅衬底包括形成在所述硅衬底中的有源组件(例如，晶体管等)及无源组件(例如，电阻器、电容器、电感器等)；导电垫120可为铝垫、铜垫或其他合适的金属垫；且钝化层130可为氧化硅层、氮化硅层、氮氧化硅层或由其他合适的介电材料形成的介电层。

如图16所示，在一些实施例中，晶片100还可包括形成在钝化层130上的后钝化层140。后钝化层140覆盖钝化层130且具有多个接触开口142。被钝化层130的接触开口132露出的导电垫120会被后钝化层140的接触开口142局部地露出。举例来说，后钝化层140可为聚酰亚胺(PI)层、聚苯并恶唑(PBO)层或由其他合适的聚合物形成的介电层。

参照图17，在导电垫120上形成多个导电柱150。在一些实施例中，在导电垫120上电镀导电柱150。以下详细阐述导电柱150的电镀工艺。首先，可将晶种层溅镀到后钝化层140及被接触开口142露出的导电垫120上。接着，可通过光刻在晶种层之上形成图案化光刻胶层(未示出)，其中图案化光刻胶层露出晶种层的与导电垫120对应的部分。可以电镀槽的方式将晶片100浸入到电镀溶液中，所述晶片100包括形成在其上的的图案化光刻胶层，以使导电柱150电镀在晶种层的与导电垫120对应的部分上。在形成电镀导电柱150之后，剥除所述图案化光刻胶层。之后，通过利用导电柱150作为硬掩模，可例如通过刻蚀移除晶种层的未被导电柱150覆盖的部分直到露出后钝化层140为止。在一些实施例中，电镀导电柱150可为电镀铜柱。

参照图18，在形成导电柱150之后，在后钝化层140上形成保护层160以覆盖导电柱150。在一些实施例中，保护层160可为具有足以包封及保护导电柱150的厚度的聚合物层。举例来说，保护层160可为聚苯并恶唑(PBO)层、聚酰亚胺(PI)层或其他合适的聚合物。在一些替代实施例中，保护层160可由无机材料制成。

参照图18及图19，在形成保护层160之后，对晶片100的后表面执行背侧研磨工艺。在背侧研磨工艺期间，对半导体衬底110进行研磨，以使得薄化晶片100'形成，薄化晶片100'包括薄化半导体衬底110'、形成在薄化半导体衬底110'上的导电垫120、钝化层130、后钝化层140、导电柱150及保护层160。在执行背侧研磨工艺之后，如图19所示，在薄化半导体衬底110'的后表面处形成由背侧研磨工艺形成的非晶半导体部分110S(例如，非晶硅层)。在一些实施例中，非晶半导体部分110S的厚度可介于约10纳米到约50纳米的范围内。

在执行背侧研磨工艺之后，在薄化半导体衬底110'的后表面上形成金属层M。举例来说，通过溅镀或其他合适的沉积工艺在薄化半导体衬底110'的后表面上形成金属。金属层M覆盖且接触薄化半导体衬底110'的非晶半导体部分110S。金属层M用作保护层来保护薄化半导体衬底110'的非晶半导体部分110S不会被随后执行的工艺损坏或移除。金属层M的厚度可小于约5000埃。举例来说，金属层M的厚度可介于约3000埃到约5000埃的范围内。在一些实施例中，金属层M可为单层金属层(例如，铜层、银层、钛层或镍层)或多层金属层，且金属层M的导热率可大于或大体上等于20W/mK。举例来说，金属层M的导热率可介于约20W/mK到约406W/mK的范围内。

参照图20，在形成金属层M之后，提供包括管芯贴合膜DAF的切割胶带DT并将薄化晶片100'安装在由切割胶带DT承载的管芯贴合膜DAF上，以使形成在薄化半导体衬底110'的后表面上的金属层M与切割胶带DT上的管芯贴合膜DAF粘在一起。在一些实施例中，切割胶带DT可支撑安装在切割胶带DT上的薄化晶片100'且管芯贴合膜DAF可临时与形成在薄化晶片100'的后表面上的金属层M粘在一起。另外，管芯贴合膜DAF的材料可为粘性的且管芯贴合膜DAF的导热率(k)小于或大体上等于1W/mK。在一些实施例中，管芯贴合膜DAF的导热率(k)可介于约0.01W/mK到约1W/mK的范围内。

参照图20及图21，在将薄化晶片100'安装在切割胶带DT上之后，对薄化晶片100'、金属层M及管芯贴合膜DAF执行晶片切割工艺，以使薄化晶片100'中的各集成电路组件200彼此单体化。在单体化工艺之后，形成多个经单体化的集成电路组件200、多个经单体化的金属层M1及多个经单体化的管芯贴合膜DAF1，其中经单体化的金属层M1位于经单体化的管芯贴合膜DAF1与经单体化的集成电路组件200之间。如图21所示，经单体化的集成电路组件200中的每一者包括半导体衬底110a、形成在半导体衬底110a上的导电垫120、钝化层130a、后钝化层140a、导电柱150及保护层160a。经单体化的金属层M1覆盖半导体衬底110a的后表面，且经单体化的管芯贴合膜DAF1与经单体化的金属层M1粘在一起。半导体衬底110a、钝化层130a、后钝化层140a及保护层160a的材料及特性与半导体衬底110、钝化层130、后钝化层140及保护层160的材料及特性相同。因此，省略了对经单体化的集成电路组件200中的半导体衬底110a、钝化层130a、后钝化层140a及保护层160a的详细说明。

在所述背侧研磨工艺及所述晶片切割工艺期间，保护层160可充分地保护经单体化的集成电路组件200的导电柱150。另外，可保护经单体化的集成电路组件200的导电柱150不受随后执行的工艺(例如，经单体化的集成电路组件200的拾取及放置工艺、模塑工艺等)的损坏。

参照图21及图22，提供上面形成有剥离层DB的载体C。在一些实施例中，载体C是玻璃衬底，且剥离层DB是形成在玻璃衬底上的光热转换(LTHC)释放层。在一些替代实施例中，可在剥离层DB上形成介电层(未示出)，以使剥离层DB位于载体C与介电层之间。举例来说，介电层是形成在剥离层DB上的聚苯并恶唑(PBO)层。

在提供上面形成有剥离层DB的载体C之后，在剥离层DB上形成多个导电穿孔TV。在一些实施例中，所述多个导电穿孔TV可通过晶种层的溅镀、光刻胶涂布、光刻、穿孔的电镀、光刻胶剥除及晶种层的图案化来形成。举例来说，导电穿孔TV包括铜支柱或其他合适的金属支柱。

如图21及图22所示，在一些实施例中，从切割胶带DT拾取经单体化的集成电路组件200中的一者并将其放置在剥离层DB上。在一些替代实施例中，从切割胶带DT拾取多于一个经单体化的集成电路组件200并将其放置在剥离层DB上，其中放置在剥离层DB上的经单体化的集成电路组件200可排列成阵列。当放置在剥离层DB上的经单体化的集成电路组件200排列成阵列时，可将导电穿孔TV分类成各个群组且经单体化的集成电路组件200的数目对应于导电穿孔TV的群组的数目。

通过经单体化的管芯贴合膜DAF1将经单体化的集成电路组件200贴合在或粘在剥离层DB上，其中经单体化的管芯贴合膜DAF1的导热率(k)小于或大体上等于1W/mK。在一些实施例中，经单体化的管芯贴合膜DAF1的导热率(k)可介于约0.01W/mK到约1W/mK的范围内。另外，经单体化的管芯贴合膜DAF1的材料可为粘性的。

如图22所示，举例来说，保护层160a的顶表面高于导电穿孔TV的顶表面，同时保护层160a的顶表面高于导电柱150的顶表面。然而，本公开并非仅限于此。在一些替代实施例中，保护层160a的顶表面可与导电穿孔TV的顶表面大体上对齐，且保护层160a的顶表面高于导电柱150的顶表面。

参照图23，在剥离层DB上形成绝缘材料210以覆盖经单体化的集成电路组件200及导电穿孔TV。在一些实施例中，绝缘材料210是通过模塑工艺形成的模塑化合物。举例来说，经单体化的集成电路组件200的保护层160a的顶表面被绝缘材料210覆盖。换句话说，经单体化的集成电路组件200的保护层160a的顶表面未被露出而是被绝缘材料210保护住。在一些实施例中，绝缘材料210包括环氧树脂或其他合适的介电材料。

参照图23及图24，对绝缘材料210进行研磨直到露出导电柱150的顶表面、导电穿孔TV的顶表面及保护层160a的顶表面为止。在一些实施例中，通过机械研磨工艺和/或化学机械抛光(CMP)工艺来对绝缘材料210进行研磨。在对绝缘材料210进行研磨之后，形成绝缘包封体210'。在绝缘材料210的研磨工艺期间，对保护层160a的一些部分进行研磨以形成保护层160a'。在一些实施例中，在绝缘材料210及保护层160a的研磨工艺期间，也轻微地对导电穿孔TV的一些部分及导电柱150的一些部分进行研磨。

如图24所示，绝缘包封体210'在横向上包封经单体化的集成电路组件200的侧壁，且绝缘包封体210'被导电穿孔TV穿透。换句话说，经单体化的集成电路组件200及导电穿孔TV嵌入在绝缘包封体210'中。应注意，导电穿孔TV的顶表面、绝缘包封体210'的顶表面、导电柱150的顶表面及保护层160a'的顶表面大体上处于同一水平高度。

参照图25，在形成绝缘包封体210'及保护层160a'之后，在导电穿孔TV的顶表面上、绝缘包封体210'的顶表面上、导电柱150的顶表面上及保护层160a'的顶表面上形成重布线路结构RDL。将重布线路结构RDL制作成与位于下方的一个或多个连接件电连接。此处，前述连接件可为经单体化的集成电路组件200的导电柱150和/或嵌入在绝缘包封体210'中的导电穿孔TV。重布线路结构RDL可包括交替地堆叠的多条重布线接线与多个图案化介电层，如图25所示。举例来说，重布线接线可为铜接线且图案化介电层的材料可包括聚酰亚胺(PI)、聚苯并恶唑(PBO)或其他合适的介电聚合物。另外，导电穿孔TV经由重布线路结构RDL电连接到经单体化的集成电路组件200。

参照图26，在形成重布线路结构RDL之后，形成多个导电特征B，所述多个导电特征B电连接到重布线路结构RDL。导电特征B设置在重布线路结构RDL上且排列成阵列。在一些实施例中，导电特征B可为排列成阵列的导电球(例如，焊料球)。如图26所示，在由载体C承载的剥离层DB上制作封装结构P11，封装结构P11包括经单体化的金属层M1、经单体化的管芯贴合膜DAF1、经单体化的集成电路组件200、导电穿孔TV、绝缘包封体210'、重布线路结构RDL及导电特征B。

参照图27，将剥离层DB及载体C从封装结构P11剥离，以使导电穿孔TV的底表面、绝缘包封体210'的底表面及经单体化的管芯贴合膜DAF1的表面从载体C剥离并被露出。绝缘包封体210'的底表面与经单体化的管芯贴合膜DAF1的被露出的表面大体上处于同一水平高度。在一些实施例中，可向剥离层DB施加外部能量(例如紫外激光、可见光或热量)，以使封装结构P11与由载体C承载的剥离层DB分离。

参照图28，在执行剥离工艺之后，可将封装结构P11翻转(上下倒置)并安装到锯切胶带ST上，以使封装结构P11的导电特征B与锯切胶带ST粘在一起。在一些实施例中，锯切胶带ST可支撑安装在锯切胶带ST上的上述封装结构P11且临时与封装结构P11的导电特征B粘在一起。由于经单体化的管芯贴合膜DAF1的导热率(k)低(即，小于或大体上等于1W/mK)，因此经单体化的管芯贴合膜DAF1可能无法有效地传导及分散从经单体化的集成电路组件200产生的热量。因此，可将经单体化的管芯贴合膜DAF1移除直到露出经单体化的金属层M1为止以增强封装结构P11的散热性能。举例来说，可通过干式刻蚀(例如，等离子体处理)或其他合适的移除工艺来移除经单体化的管芯贴合膜DAF1。当移除经单体化的管芯贴合膜DAF1时，经单体化的金属层M1可保护薄化半导体衬底110'的非晶半导体部分110S(图29所示)不被损坏或移除。

参照图29，在移除经单体化的管芯贴合膜DAF1之后，可通过分配或其他合适的工艺形成热膏TP以覆盖经单体化的金属层M1的被露出的表面，其中热膏TP的导热率(k)大于或大体上等于10W/mK。举例来说，热膏TP的导热率(k)介于约10W/mK到约250W/mK的范围内。在一些实施例中，热膏TP的导热率(k)可小于经单体化的金属层M1的导热率(k)。在一些替代实施例中，热膏TP的导热率(k)可大于或大体上等于经单体化的金属层M1的导热率(k)。由于热膏TP及经单体化的金属层M1二者的导热率(k)高(即，大于或大体上等于10W/mK)，因此热膏TP及经单体化的金属层M1可有效地传导及分散从经单体化的集成电路组件200产生的热量。

如图29所示，经单体化的金属层M1嵌入在绝缘包封体210'中并接触薄化半导体衬底110'的非晶半导体部分110S。另外，热膏TP覆盖经单体化的金属层M1且热膏TP部分地嵌入在绝缘包封体210'中。在一些实施例中，热膏TP可比经单体化的金属层M1厚。举例来说，热膏TP的厚度可介于约1微米到约100微米的范围内。在一些替代实施例中，热膏TP可比经单体化的金属层M1薄。在一些其他实施例中，热膏TP与经单体化的金属层M1的厚度可大体上相同。另外，热膏TP可不仅覆盖经单体化的金属层M1的表面，而且还可局部地覆盖绝缘包封体210'的表面。然而，热膏TP的分布并非仅限于此。

当热膏TP含有金属粒子(例如，铜粒子)时，经单体化的金属层M1可用作金属粒子的扩散障壁。另外，薄化半导体衬底110'的非晶半导体部分110S可从经单体化的金属层M1捕获金属粒子且可用作从经单体化的金属层M1扩散的金属粒子的扩散障壁。因此，封装结构P11可容易地通过高温工作寿命(HTOL)测试。

在一些替代实施例中，可省略热膏TP的制作，如图32所示。

如图29所示，经单体化的金属层M1与热膏TP的组合可被视为覆盖经单体化的集成电路组件200的非晶半导体部分110S的导热层。在一些替代实施例中，当省略热膏TP的制作时，导热层只包括经单体化的金属层M1。

参照图30，提供半导体器件P2并将半导体器件P2放置在封装结构P11上以将半导体器件P2电连接到导电穿孔TV。半导体器件P2经由导电穿孔TV及重布线路结构RDL电连接到经单体化的集成电路组件200。在一些实施例中，半导体器件P2可经由多个导电凸块BP电连接到封装结构P11的导电穿孔TV。举例来说，导电凸块BP可为微凸块、受控塌陷晶粒连接(C4)凸块等。

在一些实施例中，半导体器件P2可为其底表面上包括导电凸块BP的存储器器件(例如，DRAM)。在将存储器器件安装到封装结构P11上之前，可通过例如丝网印刷工艺向封装结构P11的导电穿孔TV上施加焊料材料，且接着将包括导电凸块BP的半导体器件P2放置在导电穿孔TV上。之后，执行回焊工艺以在半导体器件P2与封装结构P11的导电穿孔TV之间形成焊料接头。

在执行上述回焊工艺之后，在封装结构P11与半导体器件P2之间形成底部填充胶UF以包封热膏TP及导电凸块BP。在一些实施例中，底部填充胶UF的材料可包括含有填料的环氧树脂且底部填充胶UF的导热率可小于约1W/mK。底部填充胶UF在横向上包封导电凸块BP且用作应力缓冲器，以最小化因封装结构P11与半导体器件P2之间的热膨胀系数(CTE)失配所导致的导电凸块BP的疲劳。

在形成底部填充胶UF之后，对封装结构P11执行锯切工艺以形成多个经单体化的叠层封装(PoP)结构。在执行封装结构P11的锯切工艺之后，经单体化的叠层封装(PoP)结构与锯切胶带ST粘在一起。另外，底部填充胶UF可确保包括封装结构P11及半导体器件P2的叠层封装(PoP)结构的可靠性。

根据本公开的一些实施例，提供一种包括以下步骤的制作芯片封装件的方法。通过第一热膏将集成电路组件贴合在载体上，其中所述第一热膏的导热率介于约10W/mK到约250W/mK的范围内。形成绝缘包封体，以对贴合在所述载体上的所述集成电路组件进行包封。在所述绝缘包封体及所述集成电路组件上形成重布线路结构，其中所述重布线路结构电连接到所述集成电路组件。在实施例中，所述方法还包括：在形成所述绝缘包封体之前，在所述载体上形成多个导电穿孔，以使所述多个导电穿孔被所述绝缘包封体包封，其中在形成所述重布线路结构之后，所述多个导电穿孔经由所述重布线路结构电连接到所述集成电路组件。在实施例中，所述方法还包括：在形成所述重布线路结构之后，将所述第一热膏及所述绝缘包封体从所述载体剥离；以及将半导体器件电连接到所述多个导电穿孔，以使所述第一热膏位于所述集成电路组件与所述半导体器件之间，其中所述半导体器件经由所述多个导电穿孔及所述重布线路结构电连接到所述集成电路组件。在实施例中，所述方法还包括：在所述集成电路组件与所述半导体器件之间形成底部填充胶以覆盖所述第一热膏。在实施例中，所述方法还包括：在形成所述重布线路结构之后，将所述第一热膏及所述绝缘包封体从所述载体剥离以露出所述第一热膏的表面；在所述第一热膏的被露出的所述表面上形成第二热膏，其中所述第二热膏的导热率大于或大体上等于10W/mK；以及将半导体器件电连接到所述多个导电穿孔，以使所述第一热膏与所述第二热膏位于所述集成电路组件与所述半导体器件之间，其中所述半导体器件经由所述多个导电穿孔及所述重布线路结构电连接到所述集成电路组件。在实施例中，所述方法还包括：在所述集成电路组件与所述半导体器件之间形成底部填充胶以包封所述第二热膏。在实施例中，所述集成电路组件包括位于所述集成电路组件的后表面处的非晶半导体部分，且所述集成电路组件的所述非晶半导体部分接触所述第一热膏。

根据本公开的一些实施例，提供一种包括以下步骤的制作芯片封装件的方法。提供集成电路组件，所述集成电路组件上形成有金属层。通过管芯贴合膜将所述集成电路组件贴合在载体上，以使所述金属层位于所述集成电路组件与所述管芯贴合膜之间，其中所述金属层的导热率大于所述管芯贴合膜的导热率。形成绝缘包封体，以对贴合在所述载体上的所述集成电路组件进行包封。在所述绝缘包封体及所述集成电路组件上形成重布线路结构，其中所述重布线路结构电连接到所述集成电路组件。在实施例中，所述方法还包括：在形成所述绝缘包封体之前，在所述载体上形成多个导电穿孔，以使所述多个导电穿孔被所述绝缘包封体包封，其中在形成所述重布线路结构之后，所述多个导电穿孔经由所述重布线路结构电连接到所述集成电路组件。在实施例中，所述方法还包括：在形成所述重布线路结构之后，将所述管芯贴合膜及所述绝缘包封体从所述载体剥离；以及移除所述管芯贴合膜以露出所述金属层；将半导体器件电连接到所述多个导电穿孔，以使所述管芯贴合膜位于所述集成电路组件与所述半导体器件之间，其中所述半导体器件经由所述多个导电穿孔及所述重布线路结构电连接到所述集成电路组件。在实施例中，所述方法还包括：在所述集成电路组件与所述半导体器件之间形成底部填充胶以覆盖所述金属层。在实施例中，所述方法还包括：在形成所述重布线路结构之后，将所述管芯贴合膜及所述绝缘包封体从所述载体剥离以露出所述管芯贴合膜；移除所述管芯贴合膜以露出所述金属层；在所述金属层上形成热膏；以及将半导体器件电连接到所述多个导电穿孔，以使所述金属层及所述热膏位于所述集成电路组件与所述半导体器件之间，其中所述半导体器件经由所述多个导电穿孔及所述重布线路结构电连接到所述集成电路组件。在实施例中，所述方法还包括：在所述集成电路组件与所述半导体器件之间形成底部填充胶以对所述热膏进行包封。在实施例中，所述集成电路组件包括位于所述集成电路组件的后表面处的非晶半导体部分，且所述集成电路组件的所述非晶半导体部分接触所述金属层。在实施例中，所述金属层的导热率介于约20W/mK到约406W/mK的范围内。

根据本公开的一些实施例，提供一种芯片封装件，所述芯片封装件包括集成电路组件、导热层、绝缘包封体及重布线路结构。所述集成电路组件包括位于所述集成电路组件的后表面处的非晶半导体部分。所述导热层覆盖所述集成电路组件的所述非晶半导体部分，其中所述导热层的导热率介于约10W/mK到约250W/mK的范围内。所述绝缘包封体对所述集成电路组件及所述导热层进行包封。所述重布线路结构设置在所述绝缘包封体及所述集成电路组件上，其中所述重布线路结构电连接到所述集成电路组件。在实施例中，所述导热层包括第一热膏，所述第一热膏接触所述集成电路组件的所述非晶半导体部分。在实施例中，所述导热层包括第一热膏以及第二热膏。第一热膏接触所述集成电路组件的所述非晶半导体部分，所述第一热膏的导热率介于约10W/mK到约250W/mK的范围内。第二热膏覆盖所述第一热膏，其中所述第二热膏的导热率介于约10W/mK到约250W/mK的范围内。在实施例中，所述导热层包括金属层，所述金属层接触所述集成电路组件的所述非晶半导体部分，且所述金属层的导热率介于约20W/mK到约406W/mK的范围内。在实施例中，所述导热层包括金属层以及热膏。金属层接触所述集成电路组件的所述非晶半导体部分。热膏覆盖所述金属层，其中所述热膏部分地嵌入在所述绝缘包封体中。

以上概述了若干实施例的特征，以使所属领域中的技术人员可更好地理解本公开的各个方面。所属领域中的技术人员应理解，他们可容易地使用本公开作为设计或修改其他工艺及结构的基础来施行与本文中所介绍的实施例相同的目的和/或实现与本文中所介绍的实施例相同的优点。所属领域中的技术人员还应认识到，这些等效构造并不背离本公开的精神及范围，而且他们可在不背离本公开的精神及范围的条件下对其作出各种改变、代替及变更。