阅读说明：本技术 带状配线基板以及半导体装置 (Tape-shaped wiring board and semiconductor device ) 是由 浅山宣明 于 2019-06-12 设计创作，主要内容包括：本发明涉及一种带状配线基板以及半导体装置。带状配线基板具备：实装半导体芯片的绝缘膜；形成在绝缘膜的两主平面的金属层；在为绝缘膜的一方的主平面且为实装半导体芯片侧即第一面形成的金属层具有在第一面中的半导体芯片的实装区域的大致中央附近配置的第一电极。(The present invention relates to a tape wiring board and a semiconductor device. The tape wiring board includes: an insulating film for mounting the semiconductor chip; metal layers formed on both principal planes of the insulating film; the metal layer formed on the first surface which is one principal plane of the insulating film and on which the semiconductor chip is mounted has a first electrode disposed in the vicinity of the substantial center of the mounting region of the semiconductor chip on the first surface.)

带状配线基板以及半导体装置

技术领域

本发明涉及一种在两主平面具有金属层的带状配线基板以及半导体装置。

背景技术

最近，随着携带电话用LCD(Liquid Crystal Display)、电脑用TFT LCD(ThinFilm Transistor LCD)、家庭用PDP(Plasma Display Panel)等平板显示器产业的发达，能够发展平板显示器装置的驱动芯片部件即带状封装的制造产业。这些带状封装按照显示器装置的轻薄化，要求进一步细微的线间隔的配线图案。

在此，使用带状配线基板的半导体装置即带状封装是带状载体封装(TapeCarrier Package；TCP)以及晶粒软模接合(ChipOn Film；COF)封装。TCP具有在带状配线基板的元件孔(window)暴露的内引脚，半导体芯片以内引脚接合(Inner Lead Bonding)方式实装的构造。另一方面，COF封装具有在没有元件孔的带状配线基板，半导体芯片以覆晶接合(Flip Chip Bonding)方式实装的构造。COF封装具有能够使用与TCP相比更薄的带状配线基板，能够将配线图案进一步细微设计的特征。

例如，在日本特开第2007-27682号公报记载COF封装。日本特开第2007-27682号公报记载的COF封装在带状配线基板的上部面接合半导体芯片，在半导体芯片与带状配线基板之间填充成形树脂。沿着半导体芯片的各边缘(Chip Edge)配置一列的电极端子列。又，带状配线基板具备：形成贯通上下的通孔的膜；在膜的上部面形成并接合半导体芯片的电极且具有在半导体芯片的实装区域的外部延伸的输入输出端子图案的上部金属层；在膜的下部面形成并具有接地层的下部金属层。

然而，近年，由于谋求半导体装置的多输入输出化，虽然能够往配线图案的细间距(fine pitch)化前进，但在配线加工技术以及组装技术有极限。因此，如日本特开第2007-27682号公报记载，虽然进行通过使用带状配线基板的两面谋求多输入输出化，为了进一步谋求多输入输出化，例如如在日本特开第2002-299567号公报记载，也进行将半导体芯片的电极端子列设为两列。

然而，在半导体装置中要求低价格化，尤其在携带电话等的制品采用的半导体装置中，低价格化的要求高。在此，由于半导体芯片的尺寸影响每个晶圆的取得数量，半导体芯片的尺寸对半导体装置的成本造成大影响。在上述日本特开2007-27682号公报以及日本特开2002-299567号公报记载的配线基板中，由于形成沿着芯片边缘与半导体芯片的端子连接的电极，对半导体芯片的尺寸有制约，成为半导体装置的低价格化的障碍。

发明内容

本发明所要解决的技术问题

本发明是鉴于上述的事情，其目的在于提供一种半导体芯片的尺寸的缩小化为可能，能够将半导体装置低价格化的带状配线基板以及低价格化为可能的半导体装置。

解决问题的手段

(1)本发明的一实施方式的带状配线基板为具备：实装半导体芯片的绝缘膜；形成在所述绝缘膜的两主平面的金属层；在为所述绝缘膜的一方的主平面且为实装所述半导体芯片侧即第一面形成的所述金属层具有在所述第一面中的所述半导体芯片的实装区域的大致中央附近配置的第一电极。

(2)又，本发明的某实施方式的带状配线基板为，除了上述(1)的构成之外，进一步具备通孔，所述通孔贯通所述绝缘膜；在所述绝缘膜的另一方的主平面即第二面形成的所述金属层具有背面配线；所述第一电极经由所述通孔与所述背面配线连接。

(3)又，本发明的某实施方式的带状配线基板为，除了上述(1)的构成或上述(2)的构成之外，形成在所述第一面的所述金属层具有端部位于所述第一面中的所述半导体芯片的实装区域的大致中央附近的表面配线。

(4)又，本发明的某实施方式的带状配线基板为，除了上述(3)的构成之外，所述表面配线为多个，以规定方向排列配置；相邻的所述表面配线的所述端部彼此是在相对于所述规定方向大致垂直方向偏移的配置。

(5)本发明的其他实施方式的半导体装置为具备：半导体芯片；以及实装所述半导体芯片，在两主平面形成金属层的绝缘膜；所述半导体芯片具有位于所述绝缘膜侧的面的大致中央附近的半导体连接端子；在为所述绝缘膜的一方的主平面且为实装所述半导体芯片侧即第一面形成的所述金属层具有位于所述第一面中的所述半导体芯片的实装区域的大致中央附近，并与所述半导体连接端子连接的第一电极。

(6)又，本发明的某实施方式的半导体装置为，除了上述(5)的构成之外，进一步具备通孔，所述通孔贯通所述绝缘膜；在所述绝缘膜的另一方的主平面即第二面形成的所述金属层具有背面配线；所述第一电极经由所述通孔与所述背面配线连接。

(7)又，本发明的某实施方式的半导体装置为，除了上述(5)的构成或上述(6)的构成之外，形成在所述第一面的所述金属层具有端部位于所述第一面中的所述半导体芯片的实装区域的大致中央附近，并与所述半导体连接端子连接的表面配线。

(8)又，本发明的某实施方式的半导体装置为，除了上述(7)的构成之外，所述表面配线为多个，以规定方向排列配置；相邻的所述表面配线的所述端部彼此是在相对于所述规定方向大致垂直方向偏移的配置。

(9)又，本发明的某实施方式的半导体装置为，除了上述(5)的构成至上述(8)的构成的任一个的构成之外，所述半导体连接端子接触到所述第一电极，且配置在所述第一电极内。

(10)又，本发明的某实施方式的半导体装置为，除了上述(5)的构成至上述(8)的构成的任一个的构成之外，所述半导体连接端子以一部分接触到所述第一电极的方式配置。

发明效果

根据本发明，可缩小化半导体芯片的尺寸，能够将半导体装置低价格化。

附图说明

图1是表示本发明实施方式1的端子的配置的半导体芯片的概略平面图。

图2是表示本发明实施方式1的带状配线基板中的半导体芯片侧的面的配线图案的概略图。

图3是表示本发明实施方式1的带状配线基板中与半导体芯片为相反侧的面的配线图案的概略平面图。

图4是表示本发明实施方式1的半导体装置的构成的概略剖面图，为在图2的线A-A中的半导体装置的剖面图。

图5是表示本发明实施方式1的半导体装置的构成的概略剖面图，为在图2的线B-B中的半导体装置的剖面图。

图6是表示本发明实施方式2的端子的配置的半导体芯片的概略平面图。

图7是表示本发明实施方式2的带状配线基板中的半导体芯片侧的面的配线图案的概略图。

图8是表示本发明实施方式2的带状配线基板中与半导体芯片为相反侧的面的配线图案的概略平面图。

图9是表示本发明实施方式2的半导体装置的构成的概略剖面图，为在图7的线C-C中的半导体装置的剖面图。

图10是表示本发明实施方式3的带状配线基板中与半导体芯片的端子连接的电极的构成的概略图。

图11是表示本发明实施方式4的带状配线基板中与半导体芯片的端子连接的电极的构成的概略图。

具体实施方式

以下，对本发明的实施方式参照附图并进行说明。在以下的说明中，对相同的部件赋予相同的符号。这些的名称以及功能也相同。因此，不重复对这些的详细的说明。另外，各图为用以理解本发明的简略图。

〔实施方式1〕

以下，对本发明的实施方式1参照附图并进行说明。

图1是表示本发明实施方式1的端子的配置的半导体芯片100的概略平面图。图2是表示本发明实施方式1的带状配线基板12中的半导体芯片100侧的面的配线图案的概略图。图3是表示本发明实施方式1的带状配线基板12中与半导体芯片100为相反侧的面的配线图案的概略平面图。图4是表示本发明实施方式1的半导体装置101的构成的概略剖面图，为在图2的线A-A中的半导体装置101的剖面图。图5是表示本发明实施方式1的半导体装置101的构成的概略剖面图，为在图2的线B-B中的半导体装置101的剖面图。

在此，图1为将半导体芯片100从端子设置侧观察的图。换言之，为从第一边缘端子1、第二边缘端子2以及中央端子3设置的面观察半导体芯片100的图。

如图1所示，半导体芯片100具备沿着半导体芯片100的边缘部即芯片边缘以一列配置的第一边缘端子1、沿着与第一边缘端子1配置的芯片边缘对向配置的芯片边缘以一列配置的第二边缘端子2、夹在第一边缘端子1以及第二边缘端子2的位置即配置在半导体芯片100的中央部附近的中央端子3。

第一边缘端子1以及第二边缘端子2的任一个沿着半导体芯片100的长边方向即方向D1，分别排列配置。

中央端子3遍及第一边缘端子1以及第二边缘端子2之间，沿着相对于芯片边缘倾斜的方向排列配置。换言之，相邻的中央端子3彼此是在相对于方向D1大致垂直方向偏移的配置。又，如此排列配置的中央端子3以大致平行配置成多列。由此，中央端子3不配置在半导体芯片100的芯片边缘而是配置在大致中央附近。

如图2～图5所示，在带状配线基板12的主平面的一方侧实装半导体芯片100。带状配线基板12具备绝缘膜8、表面电极垫片4、第一表面配线6、第二表面配线7、背面图案9、通孔5。

另外，绝缘膜8具有主平面即第一面以及第二面，在绝缘膜8(带状配线基板12)中表面设为半导体芯片100实装侧的面(第一面)，背面为与带状配线基板12的表面为相反侧的面，设为半导体芯片100未实装的面(第二面)。

又，图2是表示在连接于半导体芯片100的端子的带状配线基板12的表面侧形成的图案的配置，表示形成在半导体芯片100以及带状配线基板12中的表面的金属层即图案。在此，形成在带状配线基板12中的表面的图案是表面电极垫片4、第一表面配线6以及第二表面配线7，对于以贯通绝缘膜8的方式配置的通孔5也在图2表示。

如上所述，在绝缘膜8的表面，形成表面电极垫片4、第一表面配线6、第二表面配线7，在绝缘膜8的背面，形成金属层即背面图案9。又，通孔5以贯通绝缘膜8的方式配置，通过通孔5表面电极垫片4以及背面图案9连接。又，背面图案9由背面电极垫片9a以及背面配线9b构成。

尤其如图2以及图4所示，半导体芯片100的第一边缘端子1与第一表面配线6连接，半导体芯片100的第二边缘端子2与第二表面配线7连接，半导体芯片100的中央端子3与表面电极垫片4连接。另外，中央端子3以全部被表面电极垫片4覆盖的方式，中央端子3与表面电极垫片4连接。

通孔5是如上所述，贯通绝缘膜8，将形成在绝缘膜8的表面的图案以及形成在背面的图案连接。具体而言，通孔5与表面电极垫片4以及背面图案9连接，形成在绝缘膜8的表面的表面电极垫片4以及形成在绝缘膜8的背面的背面图案9经由通孔5连接。

尤其如图3所示，通孔5与背面图案9中的背面电极垫片9a连接。另外，背面电极垫片9a以及背面配线9b为一体，构成背面图案9。

尤其如图4所示，在半导体芯片100与带状配线基板12之间填充成形树脂11。又，在带状配线基板12的背面的整个面、与带状配线基板12的表面未形成成形树脂11的位置，形成保护层10。

由于具有如此的构成，在半导体装置101中，第一边缘端子1与第一表面配线6连接并向带状配线基板12的外部拉出。又，第二边缘端子2与第二表面配线7连接并向带状配线基板12的外部拉出。

中央端子3从表面电极垫片4经由通孔5与背面电极垫片9a连接，通过背面配线9b向带状配线基板12的外部拉出。

因此，半导体装置101通过为多个即第一表面配线6、第二表面配线7以及背面配线9b，与外部的信号的输出输入为可能，可实现在半导体装置101中多输入输出化。

半导体芯片100不仅在芯片边缘设置第一边缘端子1以及第二边缘端子2，在大致中央附近也具有中央端子3。因此，与仅在芯片边缘设置端子的半导体芯片相比，可不减少端子的数量并容易地小型化。换言之，可不降低性能并小型化半导体芯片100。又，由于可小型化，半导体芯片100也可低成本化，可降低半导体装置101的成本。

又，由于可将表面电极垫片4、第一表面配线6、第二表面配线7、背面电极垫片9a以及背面配线9b充分地取得间隔而配置，难以产生配线彼此短路的缺陷。又，由于对于连接表面电极垫片4、第一表面配线6以及第二表面配线7的中央端子3、第一边缘端子1以及第二边缘端子2充分地取得间隔而形成在半导体芯片100，端子彼此不接触而端子彼此的绝缘可靠度为高。

尤其，由于相邻的中央端子3彼此是以相对于方向D1大致垂直方向而偏移的配置，互相相邻的中央端子3具有充分的间隔而绝缘可靠度高。又，即使对于连接中央端子3的表面电极垫片4，与中央端子3相同地相邻的表面电极垫片4彼此是以相对于方向D1大致垂直方向而偏移的配置，取得充分的间隔而形成，难以产生短路的缺陷。

又，第一表面配线6、第二表面配线7以及背面配线9b分别以在相对于方向D1大致垂直方向延伸的方式形成，由于互相以大致平行配置，难以产生短路的缺陷。

又，虽然成形树脂11在半导体芯片100与带状配线基板12之间填充，但第一表面配线6以及第二表面配线7以从半导体芯片100的芯片边缘向半导体芯片100的外部延伸的方式形成，虽然在半导体芯片100的大致中央附近形成表面电极垫片4但不形成配线，在填充成形树脂11时，起到不抑制成形树脂11的流动性而难以形成气泡的效果。

〔实施方式2〕

以下，对本发明的实施方式2参照附图并进行说明。

图6是表示本发明实施方式2的端子的配置的半导体芯片200的概略平面图。图7是表示本发明实施方式2的带状配线基板32中的半导体芯片200侧的面的配线图案的概略图。图8是表示本发明实施方式2的带状配线基板32中与半导体芯片200为相反侧的面的配线图案的概略平面图。图9是表示本发明实施方式2的半导体装置201的构成的概略剖面图，为在图7的线C-C中的半导体装置201的剖面图。

在此，图6为将半导体芯片200从端子设置侧观察的图。换言之，为从第一中央端子21、第二中央端子22以及第三中央端子23设置的面观察半导体芯片200的图。

如图6所示，半导体芯片200具有遍及在互相对向的芯片边缘之间，沿着相对于半导体芯片200的长边方向即方向D2倾斜的方向，分别排列配置的第一中央端子21、第二中央端子22以及第三中央端子23。另外，方向D2是沿着芯片边缘的方向。

具体而言，相邻的第一中央端子21彼此是在相对于方向D2大致垂直方向偏移的配置。又，如此排列配置的第一中央端子21以大致平行配置成多列。

又，相邻的第二中央端子22彼此也是在相对于方向D2大致垂直方向偏移的配置。又，如此排列配置的第二中央端子22以大致平行配置成多列。

又，相邻的第三中央端子23彼此也是在相对于方向D2大致垂直方向偏移的配置。又，如此排列配置的第三中央端子23以大致平行配置成多列。

在相对于方向D2倾斜的方向排列配置的第一中央端子21、第二中央端子22以及第三中央端子23的各个的列互相地配置成大致平行，沿着方向D2，以第一中央端子21的列、第三中央端子23的列、第二中央端子22的列的顺序重复配置多个。由此，第一中央端子21、第二中央端子22以及第三中央端子23配置在半导体芯片200的大致中央附近。

如图7～图9所示，在带状配线基板32的主平面的一方侧实装半导体芯片200。带状配线基板32具备绝缘膜28、表面电极垫片24、第一表面配线26、第二表面配线27、背面图案29、通孔25。

另外，绝缘膜28具有主平面即第一面以及第二面，在绝缘膜28(带状配线基板32)中表面设为半导体芯片200实装侧的面(第一面)，背面为与带状配线基板32的表面为相反侧的面，设为半导体芯片200未实装的面(第二面)。

又，图7是表示在连接于半导体芯片200的端子的带状配线基板32的表面侧形成的图案的配置，表示形成在半导体芯片200以及带状配线基板32中的表面的金属层即图案。在此，形成在带状配线基板32中的表面的图案是表面电极垫片24、第一表面配线26以及第二表面配线27，对于以贯通绝缘膜28的方式配置的通孔25也在图7表示。

如上所述，在绝缘膜28的表面，形成表面电极垫片24、第一表面配线26、第二表面配线27，在绝缘膜28的背面，形成金属层即背面图案29。又，通孔25以贯通绝缘膜28的方式配置，通过通孔25表面电极垫片24以及背面图案29连接。又，背面图案29由背面电极垫片29a以及背面配线29b构成。

尤其如图7以及图9所示，半导体芯片200的第一中央端子21与第一表面配线26连接，半导体芯片200的第二中央端子22与第二表面配线27连接。另外，第一表面配线26的端部与第一中央端子21连接，第二表面配线27的端部与第二中央端子22连接。

又，半导体芯片100的第三中央端子23与表面电极垫片24连接。另外，第三中央端子23以全部被表面电极垫片24覆盖的方式，第三中央端子23与表面电极垫片24连接。

通孔25是如上所述，贯通绝缘膜28，将形成在绝缘膜28的表面的图案以及形成在背面的图案连接。具体而言，通孔25与表面电极垫片24以及与背面图案29连接，形成在绝缘膜28的表面的表面电极垫片24以及形成在绝缘膜28的背面的背面图案29经由通孔25连接。

尤其如图8所示，通孔25与背面图案29中的背面电极垫片29a连接。另外，背面电极垫片29a以及背面配线29b为一体，构成背面图案29。

尤其如图9所示，在半导体芯片200与带状配线基板32之间填充成形树脂31。又，在带状配线基板32的背面的整个面、与带状配线基板32的表面未形成成形树脂31的位置，形成保护层30。

由于具有如此的构成，在半导体装置201中，第一中央端子21与第一表面配线26连接并向带状配线基板32的外部拉出。又，第二中央端子22与第二表面配线27连接并向带状配线基板32的外部拉出。

第三中央端子23从表面电极垫片24经由通孔25与背面电极垫片29a连接，通过背面配线29b向带状配线基板32的外部拉出。

因此，半导体装置201通过分别为多个即第一表面配线26、第二表面配线27以及背面配线29b，与外部的信号的输出输入为可能，可实现在半导体装置201中多输入输出化。

半导体芯片200在大致中央附近具有第一中央端子21、第二中央端子22以及第三中央端子23、中央端子3。因此，可不减少端子的数量并容易地小型化。换言之，可不降低性能并小型化半导体芯片200。又，由于可小型化半导体芯片200也可低成本化，可降低半导体装置201的成本。

又，由于可将表面电极垫片24、第一表面配线26、第二表面配线27、背面电极垫片29a以及背面配线29b充分地取得间隔而配置，难以产生配线彼此短路的缺陷。又，由于对于连接表面电极垫片24、第一表面配线26以及第二表面配线27的第三中央端子23、第一中央端子21以及第二中央端子22充分地取得间隔而形成在半导体芯片200，端子彼此不接触而端子彼此的绝缘可靠度高。

具体而言，由于相邻的第一中央端子21彼此是在相对于方向D2大致垂直方向偏移的配置，互相相邻的第一中央端子21具有充分的间隔而绝缘可靠度为高。又，与第一中央端子21相同地，相邻的第一表面配线26的端部彼此取得充分的间隔而形成，难以产生短路的缺陷。

又，由于相邻的第二中央端子22彼此也是在相对于方向D2大致垂直方向偏移的配置，互相相邻的第二中央端子22具有充分的间隔而绝缘可靠度为高。又，与第二中央端子22相同地，相邻的第二表面配线27的端部彼此取得充分的间隔而形成，难以产生短路的缺陷。

又，由于相邻的第三中央端子23彼此是在相对于方向D2大致垂直方向偏移的配置，互相相邻的第三中央端子23具有充分的间隔而绝缘可靠度为高。又，关于连接第三中央端子23的表面电极垫片24，与第三中央端子23相同地相邻的表面电极垫片24彼此取得充分的间隔而形成，难以产生短路的缺陷。

又，第一表面配线26、第二表面配线27以及背面配线29b分别以在相对于方向D2大致垂直方向延伸的方式形成，由于互相以大致平行配置，难以产生短路的缺陷。

〔实施方式3〕

以下，对本发明的实施方式3参照附图并进行说明。

图10是表示本发明实施方式3的带状配线基板中与半导体芯片的端子连接的电极的构成的概略图。另外，实施方式3的半导体装置与上述的实施方式1的半导体装置101以及实施方式2的半导体装置201的表面电极垫片的形状不同，除此之外的点是与半导体装置101、201大致相同的构成因此，仅进行关于此不同点的说明，省略除此之外的说明。

如图10所示，实施方式3的表面电极垫片44是具有突出部44a的形状，与通孔45连接。此突出部44a与半导体芯片的中央端子43连接。在此，不是中央端子43的全部与突出部44a连接，而仅中央端子43的一部分与突出部44a连接。换言之，中央端子43不是全部通过突出部44a覆盖，而是仅覆盖一部分的构成。

由此，由于不是中央端子43的整个面，而是仅一部分与表面电极垫片44(突出部44a)连接的构成，表面电极垫片44与中央端子43的接触面积变得比较小。由此，在制造半导体装置时中央端子43与表面电极垫片44接合时，能够抑制半导体芯片破损。

〔实施方式4〕

以下，对本发明的实施方式4参照附图并进行说明。

图11是表示本发明实施方式4的带状配线基板中与半导体芯片的端子连接的电极的构成的概略图。另外，实施方式4的半导体装置与上述的实施方式1的半导体装置101以及实施方式2的半导体装置201的表面电极垫片的形状不同，除此之外的点是与半导体装置101、201大致相同的构成因此，仅进行关于此不同点的说明，省略除此之外的说明。

如图11所示，实施方式4的表面电极垫片54是形成有孔部54a的形状，与通孔55连接。半导体芯片的中央端子53的一部分，以覆盖在孔部54a的方式，表面电极垫片54与中央端子53连接。

由此，不是中央端子53的全部与表面电极垫片54连接，而仅中央端子53的一部分与表面电极垫片54连接。换言之，中央端子53不是全部通过表面电极垫片54覆盖，而是仅覆盖一部分的构成。

由此，由于不是中央端子53的整个面，而是仅一部分与表面电极垫片54连接的构成，表面电极垫片54与中央端子53的接触面积变得比较小。由此，在制造半导体装置时中央端子53与表面电极垫片54接合时，能够抑制半导体芯片破损。

另外，由实施方式3以及实施方式4所示的表面电极垫片44、54的形状不限定为这些形状。与半导体芯片的端子连接的电极垫片为不是覆盖半导体芯片的端子的整个面而是仅覆盖一部分的形状即可。

本发明不限定为以上说明的实施方式，能够以其他各种的形式实施。因此，实施方式只是以所有的点举例说明，不作为限制性的解释。本发明的范围通过权利要求表示，不受说明书本文的任何拘束。此外，属于在权利要求的相等范围的变形、变更也全部在本发明的范围内。

符号说明

100、200…半导体芯片；101、201…半导体装置；1…第一边缘端子；2…第二边缘端子；3、43、53…中央端子；4、24、44、54…表面电极垫片；44a…突出部；54a…孔部；5、25、45、55…通孔；6、26…第一表面配线；7、27…第二表面配线；8、28…绝缘膜；9、29…背面图案；9a、29a…背面电极垫片；9b、29b…背面配线；10、30…保护层；11、31…成形树脂；12、32…带状配线基板；21…第一中央端子；22…第二中央端子；23…第三中央端子；D1…方向；D2…方向。