阅读说明：本技术 半导体封装件 (Semiconductor package ) 是由 李智贤 崔正坤 河京武 于 2019-07-05 设计创作，主要内容包括：本发明提供一种半导体封装件,所述半导体封装件包括：半导体芯片；包封剂,覆盖半导体芯片的至少一部分；连接结构,设置在半导体芯片的有效表面上,并包括电连接到半导体芯片的连接焊盘的一个或更多个重新分布层；表面处理层,设置在连接结构的一个或更多个重新分布层中的最下重新分布层的表面上；以及钝化层,设置在连接结构上,覆盖最下重新分布层和表面处理层中的每个的至少一部分,并且具有暴露表面处理层的至少一部分的开口。最下重新分布层的设置有表面处理层的第一表面的表面粗糙度大于最下重新分布层的与第一表面相对的第二表面的表面粗糙度,并且表面处理层具有与最下重新分布层的第一表面的表面粗糙度相对应的凹凸度。(The present invention provides semiconductor packages including a semiconductor chip, an encapsulant covering at least portions of the semiconductor chip, a connection structure disposed on an active surface of the semiconductor chip and including or more redistribution layers electrically connected to connection pads of the semiconductor chip, a surface treatment layer disposed on a surface of a lowermost redistribution layer of the or more redistribution layers of the connection structure, and a passivation layer disposed on the connection structure, covering at least portions of each of the lowermost redistribution layer and the surface treatment layer, and having an opening exposing at least portions of the surface treatment layer.)

半导体封装件

本申请要求于2018年7月19日在韩国知识产权局提交的第10-2018-0084232号韩国专利申请的优先权的权益，该韩国专利申请的全部内容通过引用包含于此。

技术领域

本公开涉及一种半导体封装件，更具体地，涉及一种可使半导体芯片的连接焊盘重新分布到扇出区域的外部的扇出型半导体封装件。

背景技术

涉及半导体芯片的技术的开发中的重要的近期趋势是半导体芯片的尺寸减小。因此，在封装技术领域中，随着对小尺寸的半导体芯片等的需求的快速增长，已需要实现具有紧凑的尺寸同时包括多个引脚的半导体封装件。

提出的满足上述技术需求的一种封装技术是扇出型半导体封装件。这种扇出型半导体封装件具有紧凑的尺寸，并且可通过将连接端子重新分布到设置有半导体芯片的区域的外部来实现多个引脚。

另一方面，在半导体封装件的情况下，通常在重新分布层的最下侧形成凸块下金属层(UBM)以连接焊球。在某些特定的半导体封装件产品中，需要省略凸块下金属层以显著地减少由凸块下金属层引起的划痕。

发明内容

本公开的一方面提供一种扇出型半导体封装件，该扇出型半导体封装件以与设置凸块下金属层的情况类似的方式，能够在省略凸块下金属层的同时确保优异的界面粘合性和可靠性。

根据本公开的一方面，在最下重新分布层的表面上相对过度地执行粗糙度处理从而形成显著的表面粗糙度，在具有表面粗糙度的表面上形成表面处理层，并因此将表面处理层设置为具有与最下重新分布层的表面的表面粗糙度相对应的凹凸度的形式。

根据本公开的一方面，一种半导体封装件包括：半导体芯片，具有有效表面和无效表面，所述有效表面上设置有连接焊盘，所述无效表面与所述有效表面相对；包封剂，覆盖所述半导体芯片的至少一部分；连接结构，设置在所述半导体芯片的所述有效表面上，并包括电连接到所述连接焊盘的一个或更多个重新分布层；表面处理层，设置在所述连接结构的所述一个或更多个重新分布层中的最下重新分布层的表面上；以及钝化层，设置在所述连接结构上，覆盖所述最下重新分布层和所述表面处理层中的每个的至少一部分，并且具有暴露所述表面处理层的至少一部分的开口。所述最下重新分布层的设置有所述表面处理层的表面的表面粗糙度大于所述最下重新分布层的与设置有所述表面处理层的表面相对的表面的表面粗糙度，并且所述表面处理层具有与所述最下重新分布层的表面粗糙度相对应的凹凸度。

根据本公开的一方面，一种半导体封装件包括：半导体芯片，具有有效表面和无效表面，所述有效表面上设置有连接焊盘，所述无效表面与所述有效表面相对；包封剂，覆盖所述半导体芯片的至少一部分；连接结构，设置在所述半导体芯片的所述有效表面上，并包括电连接到所述连接焊盘的一个或更多个重新分布层；表面处理层，包括第一导体层和第二导体层，所述第一导体层设置在所述一个或更多个重新分布层中的最下重新分布层的表面上，所述第二导体层设置在所述第一导体层上；以及钝化层，设置在所述连接结构上，覆盖所述最下重新分布层和所述表面处理层中的每个的至少一部分，并且具有暴露所述表面处理层的至少一部分的开口。所述第一导体层和所述第二导体层具有彼此对应的凹凸度。

附图说明

通过下面结合附图进行的详细描述，本公开的以上和其他方面、特征和优点将被更清楚地理解，在附图中：

图1是示意性地示出电子装置系统的示例的框图；

图2是示出电子装置的示例的示意性透视图；

图3A和图3B是示出扇入型半导体封装件在被封装之前和封装之后的状态的示意性截面图；

图4是示出扇入型半导体封装件的封装工艺的示意性截面图；

图5是示出扇入型半导体封装件安装在印刷电路板上并且最终安装在电子装置的主板上的情况的示意性截面图；

图6是示出扇入型半导体封装件嵌入在印刷电路板中并且最终安装在电子装置的主板上的情况的示意性截面图；

图7是示出扇出型半导体封装件的示意性截面图；

图8是示出扇出型半导体封装件安装在电子装置的主板上的情况的示意性截面图；

图9是示出扇出型半导体封装件的示例的示意性截面图；

图10是沿图9的扇出型半导体封装件的线I-I′截取的示意性平面图；

图11A和图11B是示出图9的扇出型半导体封装件的制造示例的示意性工艺图；

图12是示出扇出型半导体封装件的另一示例的示意性截面图；以及

图13是示出扇出型半导体封装件的另一示例的示意性截面图。

具体实施方式

在下文中，将参照附图如下描述本公开的实施例。

然而，本公开可以以许多不同的形式进行例证，并且不应被解释为局限于这里所阐述的特定实施例。更确切的说，提供这些实施例以使本公开将是彻底的和完整的，并将要把本公开的范围充分地传达给本领域技术人员。

在整个说明书中，将理解的是，当诸如层、区域或晶圆(基板)的元件被称为“位于”另一元件“上”、“连接到”另一元件或“结合到”另一元件时，该元件可直接“位于”另一元件“上”、“连接到”另一元件或“结合到”另一元件，或者可存在介于两者之间的其他元件。相比之下，当元件被称为“直接位于”另一元件“上”、“直接连接到”另一元件或“直接结合到”另一元件时，可能不存在介于两者之间的其他元件或层。同样的标号始终指示同样的元件。如这里所使用的，术语“和/或”包括相关所列项中的一个或更多个的任意组合和所有组合。

将显而易见的是，虽然可在这里使用“第一”、“第二”、“第三”等的术语来描述各种构件、组件、区域、层和/或部分，但是任何这样的构件、组件、区域、层和/或部分不应受这些术语的限制。这些术语仅用于将一个构件、组件、区域、层或部分与另一构件、组件、区域、层或部分区分开。因而，在不脱离示例性实施例的教导的情况下，下面论述的第一构件、组件、区域、层或部分可被称为第二构件、组件、区域、层或部分。

为了易于描述，这里可使用诸如“上方”、“上面”、“下方”以及“下面”等的空间相关术语来描述如附图中所示的一个元件相对于其他元件的关系。将理解的是，除了附图中所描绘的方位以外，空间相关术语意图还包含装置在使用或操作中的不同方位。例如，如果附图中的装置翻转，则描述为相对于其他元件位于“上方”或“上面”的元件于是将相对于其他元件位于“下方”或“下面”。因而，术语“上方”可根据附图的具体方向而包括“上方”和“下方”两种方位。装置可以以其他方式(旋转90度或处于其他方位)定位，并且可对这里使用的空间相关描述符做出相应解释。

这里使用的术语仅描述具体实施例，本公开不受此限制。除非上下文另外清楚地指出，否则如在这里所使用的单数形式也意图包括复数形式。还将理解的是，当在本说明书中使用术语“包含”和/或“包括”时，列举存在所陈述的特征、整数、步骤、操作、构件、元件和/或它们的组，但不排除存在或添加一个或更多个其他特征、整数、步骤、操作、构件、元件和/或它们的组。

在下文中，将参照示出本公开的实施例的示意图描述本公开的实施例。在附图中，例如，由于制造技术和/或公差，可估计所示出的形状的变型。因此，本公开的实施例不应解释为局限于这里所示的区域的具体形状，以包括，例如，在制造时导致的形状的改变。下面的实施例也可单独构成、组合构成或部分组合构成。

下面描述的本公开的内容可具有各种构造并且在此仅提出所需的构造，但不限于此。

电子装置

图1是示出电子装置系统的示例的示意性框图。

参照图1，电子装置1000可容纳母板1010。母板1010可包括物理连接或者电连接到其的芯片相关组件1020、网络相关组件1030、其他组件1040等。这些组件可通过各种信号线1090连接到以下将描述的其他组件。

芯片相关组件1020可包括：存储器芯片，诸如易失性存储器(例如，动态随机存取存储器(DRAM))、非易失性存储器(例如，只读存储器(ROM))、闪存等；应用处理器芯片，诸如中央处理器(例如，中央处理单元(CPU))、图形处理器(例如，图形处理单元(GPU))、数字信号处理器、密码处理器、微处理器、微控制器等；以及逻辑芯片，诸如模拟数字转换器、专用集成电路(ASIC)等。然而，芯片相关组件1020不限于此，并且可包括其他类型的芯片相关组件。此外，芯片相关组件1020可彼此组合。

网络相关组件1030可包括实现诸如以下的协议的组件：无线保真(Wi-Fi)(电工电子工程师协会(IEEE)802.11族等)、全球微波接入互操作性(WiMAX)(IEEE 802.16族等)、IEEE 802.20、长期演进(LTE)、演进数据最优化(Ev-DO)、高速分组接入+(HSPA+)、高速下行链路分组接入+(HSDPA+)、高速上行链路分组接入+(HSUPA+)、增强型数据GSM环境(EDGE)、全球移动通信系统(GSM)、全球定位系统(GPS)、通用分组无线业务(GPRS)、码分多址(CDMA)、时分多址(TDMA)、数字增强型无绳电信(DECT)、蓝牙、3G协议、4G协议和5G协议以及在上述协议之后指定的任意其他无线协议和有线协议。然而，网络相关组件1030不限于此，而还可包括实现各种其他无线标准或协议或者有线标准或协议的组件。此外，网络相关组件1030可与上述芯片相关组件1020一起彼此组合。

其他组件1040可包括高频电感器、铁氧体电感器、功率电感器、铁氧体磁珠、低温共烧陶瓷(LTCC)、电磁干扰(EMI)滤波器、多层陶瓷电容器(MLCC)等。然而，其他组件1040不限于此，而是还可包括用于各种其他目的的无源组件等。此外，其他组件1040可与上述芯片相关组件1020或网络相关组件1030一起彼此组合。

根据电子装置1000的类型，电子装置1000包括可物理连接或电连接到主板1010或者可不物理连接或电连接到主板1010的其他组件。这些其他组件可包括例如相机1050、天线1060、显示器1070、电池1080、音频编解码器(未示出)、视频编解码器(未示出)、功率放大器(未示出)、指南针(未示出)、加速计(未示出)、陀螺仪(未示出)、扬声器(未示出)、大容量存储单元(例如，硬盘驱动器)(未示出)、光盘(CD)驱动器(未示出)、数字通用光盘(DVD)驱动器(未示出)等。然而，这些其他组件不限于此，而是还可根据电子装置1000的类型等而包括用于各种目的的其他组件。

电子装置1000可以是智能电话、个人数字助理(PDA)、数字摄像机、数码相机、网络系统、计算机、监视器、平板PC、膝上型PC、上网本PC、电视机、视频游戏机、智能手表、汽车组件等。然而，电子装置1000不限于此，而且可以是处理数据的任意其他电子装置。

图2是示出电子装置的示例的示意性透视图。

参照图2，半导体封装件可在如上所述的各种电子装置1000中用于各种目的。例如，诸如主板的印刷电路板1110可容纳在智能电话1100的主体1101中，并且各种电子组件1120可物理连接或者电连接到印刷电路板1110。另外，可物理连接或电连接到印刷电路板1110或者可不物理连接或电连接到印刷电路板1110的其他组件(诸如，相机模块1130)可容纳在主体1101中。电子组件1120中的一些可以是芯片相关组件，例如，半导体封装件1121，但不限于此。电子装置不必然地局限于智能电话1100，而可以是如上所述的其他电子装置。

半导体封装件

通常，半导体芯片中集成了大量的微电子电路。然而，半导体芯片本身可能无法用作成品的半导体产品，并且可能会由于外部的物理冲击或者化学冲击而损坏。因此，半导体芯片本身可能无法被使用，而半导体芯片可被封装并且在封装的状态下在电子装置等中使用。

这里，就电连接而言，由于半导体芯片和电子装置的主板之间的电路宽度存在差异，因此需要半导体封装件。详细地，半导体芯片的连接焊盘的尺寸和半导体芯片的连接焊盘之间的间距非常细小，而在电子装置中使用的主板的组件安装焊盘的尺寸和主板的组件安装焊盘之间的间距显著地大于半导体芯片的连接焊盘的尺寸和半导体芯片的连接焊盘之间的间距。因此，可能难以将半导体芯片直接安装在主板上，并且需要用于缓解半导体芯片和主板之间的电路宽度的差异的封装技术。

通过封装技术制造的半导体封装件可根据其结构和目的而分为扇入型半导体封装件和扇出型半导体封装件。

在下文中，将参照附图更详细地描述扇入型半导体封装件和扇出型半导体封装件。

扇入型半导体封装件

图3A和图3B是示出扇入型半导体封装件在被封装之前和封装之后的状态的示意性截面图。

图4是示出扇入型半导体封装件的封装工艺的示意性截面图。

参照图3A至图4，半导体芯片2220可以是例如处于裸态的集成电路(IC)，并且包括：主体2221，包括硅(Si)、锗(Ge)、砷化镓(GaAs)等；连接焊盘2222，形成在主体2221的一个表面上，并且包括诸如铝(Al)等的导电材料；以及诸如氧化物层、氮化物层等的钝化层2223，形成在主体2221的一个表面上并且覆盖连接焊盘2222的至少部分。在这种情况下，由于连接焊盘2222可能非常小，因此可能会难以将集成电路(IC)安装在中等尺寸等级的印刷电路板(PCB)以及电子装置的主板等上。

因此，根据半导体芯片2220的尺寸，可在半导体芯片2220上形成连接结构2240，以使连接焊盘2222重新分布。连接结构2240可通过如下步骤形成：使用诸如感光介电(PID)树脂的绝缘材料在半导体芯片2220上形成绝缘层2241，形成使连接焊盘2222敞开的通路孔2243h，然后形成布线图案2242和过孔2243。然后，可形成保护连接结构2240的钝化层2250，可形成开口2251，并且可形成凸块下金属层2260等。也就是说，可通过一系列工艺制造包括例如半导体芯片2220、连接结构2240、钝化层2250和凸块下金属层2260的扇入型半导体封装件2200。

如上所述，扇入型半导体封装件可具有半导体芯片的所有的连接焊盘(例如，输入/输出(I/O)端子)设置在半导体芯片的内部的封装件形式，可具有优异的电特性，并且可按照低成本生产。因此，安装在智能电话中的许多元件已经按照扇入型半导体封装件形式来制造。详细地，安装在智能电话中的许多元件已经被开发为在具有紧凑的尺寸的同时实现快速的信号传输。

然而，在扇入型半导体封装件中，由于所有的I/O端子需要设置在半导体芯片的内部，因此扇入型半导体封装件具有很大的空间局限性。因此，难以将此结构应用于具有大量的I/O端子的半导体芯片或者具有紧凑尺寸的半导体芯片。另外，由于上述缺点，可能无法在电子装置的主板上直接安装和使用扇入型半导体封装件。原因在于，即使在半导体芯片的I/O端子的尺寸和半导体芯片的I/O端子之间的间距通过重新分布工艺被增大的情况下，半导体芯片的I/O端子的尺寸和半导体芯片的I/O端子之间的间距可能仍不足以将扇入型半导体封装件直接安装在电子装置的主板上。

图5是示出扇入型半导体封装件安装在印刷电路板上并且最终安装在电子装置的主板上的情况的示意性截面图。

图6是示出扇入型半导体封装件嵌入在印刷电路板中并且最终安装在电子装置的主板上的情况的示意性截面图。

参照图5和图6，在扇入型半导体封装件2200中，半导体芯片2220的连接焊盘2222(即，I/O端子)可通过印刷电路板2301重新分布，并且在扇入型半导体封装件2200安装在印刷电路板2301上的状态下，扇入型半导体封装件2200可最终安装在电子装置的主板2500上。在这种情况下，焊球2270等可通过底部填充树脂2280等固定，并且半导体芯片2220的外侧可利用模制材料2290等覆盖。可选地，扇入型半导体封装件2200可嵌入在单独的印刷电路板2302中，在扇入型半导体封装件2200嵌入在印刷电路板2302中的状态下，半导体芯片2220的连接焊盘2222(即，I/O端子)可通过印刷电路板2302重新分布，并且扇入型半导体封装件2200可最终安装在电子装置的主板2500上。

如上所述，可能会难以在电子装置的主板上直接安装和使用扇入型半导体封装件。因此，扇入型半导体封装件可安装在单独的印刷电路板上然后通过封装工艺安装在电子装置的主板上，或者可在扇入型半导体封装件嵌入在印刷电路板中的状态下在电子装置的主板上安装和使用扇入型半导体封装件。

扇出型半导体封装件

图7是示出扇出型半导体封装件的示意性截面图。

参照图7，在扇出型半导体封装件2100中，例如，半导体芯片2120的外侧可通过包封剂2130保护，并且半导体芯片2120的连接焊盘2122可通过连接结构2140重新分布到半导体芯片2120的外部。在这种情况下，可在连接结构2140上进一步形成钝化层2150，并且可在钝化层2150的开口中进一步形成凸块下金属层2160。焊球2170可进一步形成在凸块下金属层2160上。半导体芯片2120可以是包括主体2121、连接焊盘2122等的集成电路(IC)。连接结构2140可包括：绝缘层2141；重新分布层2142，形成在绝缘层2141上；以及过孔2143，使连接焊盘2122和重新分布层2142彼此电连接。

如上所述，扇出型半导体封装件可具有半导体芯片的I/O端子通过形成在半导体芯片上的连接结构重新分布并且设置在半导体芯片的外部的形式。如上所述，在扇入型半导体封装件中，半导体芯片的所有的I/O端子需要设置在半导体芯片的内部。因此，当半导体芯片的尺寸减小时，球的尺寸和节距需要减小，使得在扇入型半导体封装件中可能无法使用标准化的球布局。另一方面，如上所述，扇出型半导体封装件具有半导体芯片的I/O端子通过形成在半导体芯片上的连接结构重新分布并且设置在半导体芯片的外部的形式。因此，即使在半导体芯片的尺寸减小的情况下，在扇出型半导体封装件中仍可按照原样使用标准化的球布局，使得扇出型半导体封装件可在不使用单独的印刷电路板的情况下安装在电子装置的主板上，如下所述。

图8是示出扇出型半导体封装件安装在电子装置的主板上的情况的示意性截面图。

参照图8，扇出型半导体封装件2100可通过焊球2170等安装在电子装置的主板2500上。也就是说，如上所述，扇出型半导体封装件2100包括连接结构2140，连接结构2140形成在半导体芯片2120上并且能够使连接焊盘2122重新分布到半导体芯片2120的尺寸的外部的扇出区域，使得可在扇出型半导体封装件2100中按照原样使用标准化的球布局。结果，扇出型半导体封装件2100可在不使用单独的印刷电路板等的情况下安装在电子装置的主板2500上。

如上所述，由于扇出型半导体封装件可在不使用单独的印刷电路板的情况下安装在电子装置的主板上，因此扇出型半导体封装件可按照比使用印刷电路板的扇入型半导体封装件的厚度小的厚度实现。因此，扇出型半导体封装件可被小型化和纤薄化。另外，扇出型半导体封装件具有优异的热特性和电特性，使得其特别适合于移动产品。因此，扇出型半导体封装件可按照比使用印刷电路板(PCB)的普通的层叠封装(POP)类型的形式更紧凑的形式实现，并且可解决由于翘曲现象的发生而引起的问题。

另外，扇出型半导体封装件指的是如上所述的用于将半导体芯片安装在电子装置的主板等上并且保护半导体芯片免受外部冲击的影响的封装技术，并且是与印刷电路板(PCB)(诸如具有与扇出型半导体封装件的规格、用途等不同的规格、用途等，并且具有嵌入其中的扇入型半导体封装件的印刷电路板等)的概念不同的概念。

在下文中，可省略凸块下金属层。然而，以与设置凸块下金属层的情况类似的方式，将参照附图描述能够确保优异的界面粘合和可靠性的扇出型半导体封装件。

图9是示出扇出型半导体封装件的示例的示意性截面图。

图10是沿图9的扇出型半导体封装件的线I-I'截取的示意性平面图。

参照图9，根据示例性实施例的扇出型半导体封装件100A可包括：框架110，具有通孔110H；半导体芯片120，设置在框架110的通孔110H中并具有其上设置有连接焊盘122的有效表面以及设置为与有效表面相对的无效表面；包封剂130，覆盖框架110和半导体芯片120中的每个的至少一部分并且填充通孔110H的至少一部分；连接结构140，设置在框架110和半导体芯片120的有效表面上并且包括电连接到连接焊盘122的重新分布层142a和142b；以及钝化层150，设置在连接结构140上并覆盖重新分布层142a和142b中的最下重新分布层142b的至少一部分。最下重新分布层142b的被钝化层150覆盖的下表面的表面粗糙度可大于与下表面相对的上表面的表面粗糙度。在这种情况下，在最下重新分布层142b的表面(例如，下表面)上，设置形成为沿该表面的表面粗糙度具有凹凸度的表面处理层P。换句话说，在最下重新分布层142b的表面(例如，下表面)上，设置形成为具有与该表面的表面粗糙度相对应的凹凸度的表面处理层P。钝化层150可覆盖表面处理层P的至少一部分，并且开口151可暴露表面处理层P的至少一部分。表面处理层P可包括均具有凹凸度的多个导体层P1和P2。

另外，在半导体封装件的情况下，通常在重新分布层的最下侧形成凸块下金属层以连接焊球。在封装件具有带尺寸的情况下，在诸如NAND闪存的存储器堆叠工艺期间，在其上形成有凸块下金属层的表面上可能发生划痕。因此，为了显著地减少上述划痕，考虑省略凸块下金属层。然而，当省略凸块下金属层时，最外层的重新分布层是连接到焊球的最外层。在这种情况下，在诸如镍(Ni)/金(Au)的表面处理层形成在最外层的重新分布层上的情况下，与钝化层(一种绝缘材料)的界面粘合力弱，导致降低了板级可靠性。

另一方面，在根据示例的扇出型半导体封装件100A的情况下，在形成诸如镍(Ni)/金(Au)的表面处理层P之前，在最下重新分布层142b的表面上执行相对强的粗糙度处理。然后，在最下重新分布层142b的处理表面上形成表面处理层P。因此，表面处理层P被设置为具有与最下重新分布层142b的表面粗糙度对应地具有凹凸度的形式。由于通过上述凹凸度的锚固效应，可改善表面处理层P和钝化层150之间的界面粘合性。因此，在板级可靠性的测试期间，可改善分层的问题。这里，沿表面粗糙度形成凹凸度(或与表面粗糙度对应地形成凹凸度)不限于形成具有相同形状和相同数值的粗糙度值的凹凸度，而是表示沿表面粗糙度的形状形成(或与表面粗糙度对应地形成)基本上相同或相似的凹凸度。

另一方面，最下重新分布层142b可包括铜(Cu)层，并且表面处理层P可包括：镍(Ni)层，设置在最下重新分布层142b的铜(Cu)层上作为第一导体层P1；以及金(Au)层，设置在镍(Ni)层上作为第二导体层P2。在这种情况下，镍(Ni)层具有与铜(Cu)层的表面粗糙度相对应的凹凸度，并且金(Au)层具有与镍(Ni)层的凹凸度相对应的凹凸度。例如，最下重新分布层142b的表面的表面粗糙度(例如，铜(Cu)层的表面粗糙度)可以是1μm至3μm，优选地，可超过1μm并且可等于或小于3μm。因此，表面处理层P(例如，镍(Ni)层P1和金(Au)层P2中的每个)也具有1μm至3μm的凹凸度，优选地，超过1μm且等于或小于3μm。这里，表面粗糙度是指中心线平均粗糙度Ra，并且凹凸度也指包括但不限于以类似的方式使用中心线平均粗糙度Ra的测量方法得到的中心线平均粗糙度Ra的数值。可使用已知的3D分析器来执行测量。

另外，最下重新分布层142b的厚度(例如，铜(Cu)层的厚度)可比表面处理层P的厚度(例如，作为第一导体层P1的镍(Ni)层和作为第二导体层P2的金(Au)层中的每个的厚度)厚。当铜(Cu)层的厚度更厚时，镍(Ni)层和金(Au)层具有与铜(Cu)层的表面粗糙度相对应的凹凸度。按照类似的观点，镍(Ni)层的厚度可比金(Au)层的厚度厚。铜(Cu)层的厚度可以是5μm至7μm，镍(Ni)层的厚度可以是4μm至5μm，并且金(Au)层的厚度可以是0.5μm至1μm。

在下文中，将更详细地描述根据示例性实施例的扇出型半导体封装件100A中包括的各个组件。

框架110可根据特定材料来改善扇出型半导体封装件100A的刚性，并且用于确保包封剂130的厚度的均匀性。当布线层、布线过孔等形成在框架110中(将在稍后描述)时，扇出型半导体封装件100A可被用作层叠封装(POP)型封装件。框架110可具有通孔110H。半导体芯片120可设置在通孔110H中以与框架110分开预定距离。半导体芯片120的侧表面可被框架110围绕。然而，这种形式仅是示例并且可进行各种变型以具有其他形式，并且可根据这种形式执行其他功能。

框架110可包括绝缘层111。例如，绝缘材料可用作绝缘层111的材料。在这种情况下，绝缘材料可以是适合于芯层的材料，例如，诸如环氧树脂的热固性树脂、诸如聚酰亚胺树脂的热塑性树脂、热固性树脂或热塑性树脂与无机填料混合或者热固性树脂或热塑性树脂与无机填料一起浸在诸如玻璃纤维(或玻璃布或玻璃织物)的芯材料中的树脂(具体地，半固化片)，但不限于此。

半导体芯片120可以是设置为将数百至数百万或更多的元件集成在单个芯片中的集成电路(IC)。在这种情况下，IC可以是例如诸如中央处理器(例如，中央处理单元(CPU))、图形处理器(例如，图形处理器单元(GPU))、现场可编程门阵列(FPGA)、数字信号处理器、密码处理器、微处理器、微控制器等的处理器芯片，具体地，应用处理器(AP)。然而，半导体芯片可以是诸如模数转换器(ADC)、专用集成电路(ASIC)等的逻辑芯片；或诸如易失性存储器(例如，动态随机存取存储器(DRAM))、非易失性存储器(例如，只读存储器(ROM))的存储器芯片；诸如闪存、电源管理IC(PMIC)等的存储器芯片，但是不限于此。此外，这些芯片相关组件也进行组合。

半导体芯片120可基于有效晶圆形成。在这种情况下，半导体芯片120的主体121的基体材料可以是硅(Si)、锗(Ge)、砷化镓(GaAs)等。各种电路可形成在主体121上。连接焊盘122可将半导体芯片120电连接到其他组件。连接焊盘122中的每个的材料可以是导电材料，诸如铝(Al)等。暴露连接焊盘122的钝化层123可形成在主体121上，并且可以是氧化物层、氮化物层等，或者是氧化物层和氮化物层的双层。连接焊盘122的下表面可通过钝化层123相对于包封剂130的下表面具有台阶(或阶梯差)。因此，可防止包封剂130渗漏到连接焊盘122的下表面。也还可在其他所需位置设置绝缘层(未示出)等。半导体芯片120可以是裸片，但是如果必要，则还可在半导体芯片120的有效表面上形成重新分布层(未示出)，或者半导体芯片120可以是其中凸块(未示出)等连接到连接焊盘122的封装型。

包封剂130可保护框架110、半导体芯片120等。包封剂130的包封形式不受具体限制，但可以是包封剂130围绕框架110、半导体芯片120等的至少一部分的形式。在这种情况下，包封剂130可覆盖框架110和半导体芯片120的无效表面，并填充通孔110H的壁表面和半导体芯片120的侧表面之间的空间。此外，包封剂130可填充半导体芯片120的钝化层123与连接结构140之间的空间的至少一部分。此外，包封剂130可填充通孔110H，从而用作粘合剂并根据特定材料减少半导体芯片120的屈曲。

包封剂130的材料不受具体限制。例如，绝缘材料可用作包封剂的材料。在这种情况下，绝缘材料可以是诸如环氧树脂的热固性树脂、诸如聚酰亚胺树脂的热塑性树脂、热固性树脂或热塑性树脂与无机填料混合或者热固性树脂或热塑性树脂与无机填料一起浸在诸如玻璃纤维(或玻璃布或玻璃织物)的芯材料中的树脂(例如，半固化片、ABF、FR-4、BT等)。可选地，也可使用利用感光材料形成的包封剂，即感光包封剂(PIE)。

连接结构140可重新分布半导体芯片120的连接焊盘122。具有各种功能的半导体芯片120的数十至数百个连接焊盘122可通过连接结构140重新分布，并且可根据功能通过电连接结构160物理地或电气地连接到外部。连接结构140可包括绝缘层141a和141b；重新分布层142a和142b，分别设置在绝缘层141a和141b上；以及连接过孔143a和143b，分别贯穿绝缘层141a和141b并分别连接到重新分布层142a和142b。绝缘层141a和141b、重新分布层142a和142b以及连接过孔143a和143b中的每个可构造为比图中所示的数量多的数量，或者可仅包括单层。

绝缘层141a和141b的材料可以是绝缘材料。除了上述绝缘材料之外，绝缘材料还可以是感光绝缘材料，诸如感光介电(PID)材料。在这种情况下，绝缘层141a和141b形成为具有较小的厚度，并且可更容易地实现连接过孔143a和143b的精细间距。绝缘层141a和141b的材料可彼此相同，也可彼此不同。

重新分布层142a和142b可基本上用于重新分布连接焊盘122，并且其形成材料可以是导电材料，诸如铜(Cu)、铝(Al)、银(Ag)、锡(Sn)、金(Au)、镍(Ni)、铅(Pb)、钛(Ti)或它们的合金。重新分布层142a和142b可根据相应层的设计执行各种功能。例如，重新分布层可包括接地(GND)图案、电力(PWR)图案、信号(S)图案等。这里，信号(S)图案可包括除接地(GND)图案、电力(PWR)图案等之外的各种信号图案，诸如数据信号图案等。另外，重新分布层可包括过孔焊盘、电连接结构焊盘等。

表面处理层P设置在最下重新分布层142b的表面上。表面处理层P可包括多个导体层P1和P2。最下重新分布层142b可包括根据现有技术的铜(Cu)层，并且导体层P1和P2中的每个可以是镍(Ni)层和金(Au)层，但是不限于此。通过相对强的粗糙度处理，最下重新分布层142b的第一表面的表面粗糙度可大于其相对的第二表面的表面粗糙度。例如，最下重新分布层的第一表面可具有1μm至3μm的表面粗糙度，优选地，超过1μm并且等于或小于3μm的表面粗糙度。例如，在如上所述的具有相对大的表面粗糙度的第一表面上形成的表面处理层P的导体层P1和P2中的每个可形成为具有与表面粗糙度相对应的1μm至3μm的凹凸度，优选地，超过1μm并且等于或小于3μm的凹凸度。如上所述，与钝化层150接触的表面处理层P(具体地，第二导体层P2)可具有凹凸度。如上所述，可改善界面粘合性，从而提高板级可靠性。

另外，如果最下重新分布层142b(例如，铜(Cu)层)的表面粗糙度小于1μm，则表面处理层P可能难以具有显著的凹凸度。如果最下重新分布层142b的表面粗糙度超过3μm，则表面处理层P(例如，镍(Ni)层和金(Au)层)可能难以生长。按照类似的方式，如果第一导体层P1(例如，镍(Ni)层)具有小于1μm的凹凸度，则第二导体层P2可能难以具有显著的凹凸度。如果镍(Ni)层具有超过3μm的凹凸度，则第二导体层P2(例如，金(Au)层)的生长可能存在问题。此外，如果第二导体层P2(例如，金(Au)层)具有小于1μm的凹凸度，则可能难以改善粘合性。另外，第一导体层P1(例如，镍(Ni)层)的凹凸度优选等于或小于3μm。在这种情况下，第二导体层P2(例如，金(Au)层)可能难以具有超过3μm的凹凸度。

另外，最下重新分布层142b的厚度(例如，铜(Cu)层的厚度)可比表面处理层P的厚度(例如，作为第一导体层P1的镍(Ni)层以及作为第二导体层P2的金(Au)层中的每个的厚度)厚。当铜(Cu)层的厚度较厚时，镍(Ni)层和金(Au)层具有与铜(Cu)层的表面粗糙度相对应的凹凸度。类似地，镍(Ni)层的厚度可比金(Au)层的厚度厚。铜(Cu)层的厚度可以是5μm至7μm，镍(Ni)层的厚度可以是3μm至5μm，并且金(Au)层的厚度可以是0.5μm至1μm。当满足上述范围时，可实现显著的凹凸度，因此可容易地改善粘合性。

另一方面，如上所述的在其上形成表面处理层P的最下重新分布层142b可以是用于与电连接结构160连接的焊盘(将在稍后描述)。换句话说，上述的表面处理层P可形成在多个电连接结构焊盘上。

连接过孔143a和143b可将形成在不同层上的重新分布层142a和142b以及连接焊盘122等彼此电连接，从而在扇出型半导体封装件100A中形成电路径。连接过孔143a和143b中的每个的材料可以是导电材料，诸如铜(Cu)、铝(Al)、银(Ag)、锡(Sn)、金(Au)、镍(Ni)、铅(Pb)、钛(Ti)或它们的合金。连接过孔143a和143b可以是填充型或共形型，或者可具有锥形形状。

钝化层150可设置在连接结构140上。钝化层150可保护连接结构140免受外部物理损坏或化学损坏。钝化层150可具有暴露表面处理层P的至少一部分的开口151，开口151形成在连接结构140的最下重新分布层142b的表面上。形成在钝化层150中的开口151的数量可以是数十到数千个。钝化层150的材料不受具体限制。例如，绝缘材料可用作钝化层的材料。在这种情况下，绝缘材料可以是诸如环氧树脂的热固性树脂、诸如聚酰亚胺树脂的热塑性树脂、热固性树脂或热塑性树脂与无机填料混合或者热固性树脂或热塑性树脂与无机填料一起浸在诸如玻璃纤维(或玻璃布或玻璃织物)的芯材料中的树脂(例如，半固化片、ABF、FR-4、BT等)。可选地，也可使用阻焊剂。

连接到已被暴露的表面处理层P的电连接结构160可设置在钝化层150的开口151中。表面处理层P具有如上所述的凹凸度，因此也可在与电连接结构160的结合界面中提供凹凸度。因此，连接可靠性可以是优异的，从而进一步提高了板级可靠性。电连接结构160可将扇出型半导体封装件100A物理地或电气地连接到外部。例如，扇出型半导体封装件100A可通过电连接结构160安装在电子装置的主板上。电连接结构160可利用低熔点金属形成，诸如锡(Sn)或包含锡(Sn)的合金。更详细地，电连接结构160可利用焊料等形成。然而，这仅是示例，并且电连接结构的材料不具体限于此。电连接结构160中的每个可以是焊盘、焊球、引脚等。电连接结构160可形成为多层或单层结构。当电连接结构包括多个层时，电连接结构包括铜柱和焊料。当电连接结构包括单层时，电连接结构包括锡-银焊料或铜。然而，电连接结构仅是示例，并且本公开不限于此。

电连接结构160的数量、间隔、设置形式等不受具体限制，而是可由本领域技术人员根据设计细节进行充分修改。例如，电连接结构160可根据连接焊盘122的数量设置为数十至数千的数量，或者可设置为数十至数千或更多或者数十至数千或更少的数量。电连接结构160中的至少一个可设置在扇出区域中。扇出区域指的是除了设置有半导体芯片120的区域之外的区域。与扇入型封装件相比，扇出型封装件可具有优异的可靠性，可允许实现多个输入/输出(I/O)端子，并且可有利于3D互连。另外，与球栅阵列(BGA)封装件、栅格阵列(LGA)封装件等相比，扇出型封装件可制造为具有小的厚度，并且可具有价格竞争力。

另外，尽管未在图中示出，但是如果必要，可在通孔110H的壁表面上形成金属薄膜以用于辐射热和/或屏蔽电磁波的目的。此外，如果必要，可在通孔110H中设置执行彼此相同或不同的功能的多个半导体芯片120。另外，如果必要，可在通孔110H中设置诸如电感器、电容器等的单独的无源组件。此外，如果需要，可设置多个通孔110H，并且半导体芯片120和/或无源组件可设置在多个通孔中的每个中。此外，如果需要，可在钝化层150的表面上设置无源组件，诸如包括例如电感器、电容器等的表面安装(SMT)组件。

图11A和图11B是示出图9的扇出型半导体封装件的制造示例的示意性工艺图。

参照图11A，首先在框架110中形成通孔110H，将框架110附接到带210，将半导体芯片120以面朝下的形式设置在通孔110H中，然后将其附接到带210，并且通过包封剂130包封框架110和半导体芯片120。然后，移除带210，并且可在移除带210的区域中形成包括绝缘层141a和141b、重新分布层142a和142b以及连接过孔143a和143b的连接结构140。另一方面，当连接结构140包括与图中所示的层数相比的更多的层数时，可在将载体膜(未示出)附接在包封剂130上的同时执行工艺以控制翘曲。然后，可在最下重新分布层142b的下表面上使用过度的粗糙度处理来形成表面粗糙度。在此，也可在连接结构140的最下绝缘层141b的下表面上形成表面粗糙度。粗糙度处理可以是使用化学蚀刻的化学处理、其他物理处理等，并且方法不受具体限制。

参照图11B，然后，在最下重新分布层142b的形成表面粗糙度的下表面上形成表面处理层P。表面处理层P可使用无电镀镀镍/置换镀金等形成。已形成的表面处理层P可包括多个导体层P1和P2，导体层P1和P2可依次为镍(Ni)层和金(Au)层，并且可具有与最下重新分布层142b的下表面的表面粗糙度相对应的凹凸度。由于表面处理层P相对薄并且没有对表面处理层P执行平坦化处理，因此最下重新分布层142b的下表面的表面粗糙度可转移到表面处理层P的表面。表面处理层P的下表面的表面粗糙度的程度可小于或等于最下重新分布层142b的下表面的表面粗糙度的程度。本公开不限于此。例如，表面处理层P的下表面的表面粗糙度的程度可大于最下重新分布层142b的下表面的表面粗糙度的程度。然后，可在连接结构140上形成覆盖最下重新分布层142b和表面处理层P的钝化层150。钝化层150可使用层压并固化ABF等的方法形成。在这种情况下，表面处理层P具有凹凸度，因此可具有与钝化层150的优异的界面粘合性。然后，在钝化层150中形成暴露表面处理层P的至少一部分的多个开口151，并且在开口151中的每个中形成连接到表面处理层P的电连接结构160。通过一系列工艺，可制造根据示例的扇出型半导体封装件100A。

图12是示出扇出型半导体封装件的另一示例的示意性截面图。

参照图12，在根据另一示例的扇出型半导体封装件100B中，框架110可包括：第一绝缘层111a；第一布线层112a，嵌入第一绝缘层111a中以暴露下表面；第二布线层112b，设置在第一绝缘层111a的上表面上；第二绝缘层111b，设置在第一绝缘层111a的上表面上并覆盖第二布线层112b；以及第三布线层112c，设置在第二绝缘层111b的上表面上。第一布线层112a、第二布线层112b和第三布线层112c电连接到连接焊盘122。第一布线层112a和第二布线层112b以及第二布线层112b和第三布线层112c可分别通过贯穿第一绝缘层111a的第一布线过孔113a和贯穿第二绝缘层111b的第二布线过孔113b彼此电连接。

当第一布线层112a嵌入第一绝缘层111a中时，由于第一布线层112a的厚度而产生的台阶(或阶梯差)可显著地减小，并且连接结构140的绝缘距离因此可变得恒定。换句话说，从连接结构140的最上重新分布层142a到第一绝缘层111a的下表面的距离与从连接结构140的最上重新分布层142a到半导体芯片120的连接焊盘122的距离之间的差异可小于第一布线层112a的厚度。因此，可容易地执行连接结构140的高密度布线设计。

第一布线层112a可向第一绝缘层111a的内部凹陷。如上所述，当第一布线层112a向第一绝缘层的内部凹陷并且在第一绝缘层111a的下表面和第一布线层112a的下表面之间设置台阶(或阶梯差)时，可防止第一布线层112a由于包封剂130的形成材料的渗出而被污染。框架110的第二布线层112b可设置在半导体芯片120的有效表面和无效表面之间的高度上。框架110可形成为具有与半导体芯片120的厚度对应的厚度，因此形成在框架110中的第二布线层112b可设置在半导体芯片120的有效表面和无效表面之间的高度处。

框架110的布线层112a、112b和112c中的每个的厚度可大于连接结构140的重新分布层142a和142b中的每个的厚度。框架110的厚度可大于半导体芯片120的厚度，因此，布线层112a、112b和112c也可形成为更大的尺寸以匹配框架110的规模。另一方面，连接结构140的重新分布层142a和142b可以以比布线层112a、112b和112c的尺寸相对小的尺寸形成以纤薄化。

绝缘层111a和111b中的每个的材料不受具体限制。例如，绝缘材料可用作绝缘层的材料。在这种情况下，绝缘材料可以是诸如环氧树脂的热固性树脂、诸如聚酰亚胺树脂的热塑性树脂、热固性树脂或热塑性树脂与无机填料混合或者热固性树脂或热塑性树脂与无机填料一起浸在诸如玻璃纤维(或玻璃布或玻璃织物)的芯材料中的树脂(例如，半固化片、ABF、FR-4、BT等)。可选地，PID树脂也可用作绝缘材料。

布线层112a、112b和112c可用于重新分布半导体芯片120的连接焊盘122。布线层112a、112b和112c中的每个的材料可以是诸如铜(Cu)、铝(Al)、银(Ag)、锡(Sn)、金(Au)、镍(Ni)、铅(Pb)、钛(Ti)或它们的合金的导电材料。布线层112a、112b和112c可根据相应层的设计执行各种功能。例如，布线层可包括接地(GND)图案、电力(PWR)图案、信号(S)图案等。这里，信号(S)图案可包括除接地(GND)图案、电力(PWR)图案等之外的各种信号图案，诸如数据信号图案等。另外，布线层可包括布线过孔焊盘、导线焊盘、电连接结构焊盘等。

布线过孔113a和113b可将形成在不同层上的布线层112a、112b和112c彼此电连接，从而在框架110中形成电路径。布线过孔113a和113b中的每个的材料可以是导电材料。布线过孔113a和113b中的每个可完全填充有导电材料，或者导电材料也可沿布线过孔中的每个的壁表面形成。布线过孔中的每个可具有现有技术中已知的所有形状，诸如锥形形状、圆柱形形状等。

当形成用于第一布线过孔113a的孔时，第一布线层112a的一些焊盘可用作阻挡件。在这方面，在第一布线过孔113a具有上表面的宽度大于下表面的宽度的锥形形状的工艺中可以是有利的。在这种情况下，第一布线过孔113a可与第二布线层112b的焊盘图案一体化。当形成用于第二布线过孔113b的孔时，第二布线层112b的一些焊盘可用作阻挡件。在这方面，在第二布线过孔113b具有上表面的宽度大于下表面的宽度的锥形形状的工艺中可以是有利的。在这种情况下，第二布线过孔113b可与第三布线层112c的焊盘图案一体化。

表面处理层PP可设置在第三布线层112c上，并且表面处理层PP可通过贯穿包封剂130的开口131暴露。表面处理层PP可以是镍(Ni)/金(Au)的多层，但不限于此。

其他组件(例如，参照图9至图11的描述的其他组件)也可应用于根据另一示例的扇出型半导体封装件100B，并且详细描述与上述扇出型半导体封装件100A中描述的详细描述基本相同，并且将省略详细描述。

图13是示出扇出型半导体封装件的另一示例的示意性截面图。

参照图13，在根据另一示例的扇出型半导体封装件100C中，框架110可包括：第一绝缘层111a；第一布线层112a和第二布线层112b，分别设置在第一绝缘层111a的两侧上；第二绝缘层111b，设置在第一绝缘层111a的下表面上并覆盖第一布线层112a；第三布线层112c，设置在第二绝缘层111b的下表面上；第三绝缘层111c，设置在第一绝缘层111a的上表面上并覆盖第二布线层112b；第四布线层112d，设置在第三绝缘层111c的上表面上。第一布线层112a、第二布线层112b、第三布线层112c和第四布线层112d可电连接到连接焊盘122。由于框架110可包括更多数量的布线层112a、112b、112c和112d，所以连接结构140可进一步简化。因此，可抑制根据在形成连接结构140的工艺中发生的缺陷的良率降低。此外，第一布线层112a、第二布线层112b、第三布线层112c和第四布线层112d可分别通过贯穿第一绝缘层111a的第一布线过孔113a、贯穿第二绝缘层111b的第二布线过孔113b和贯穿第三绝缘层111c的第三布线过孔113c彼此电连接。

第一绝缘层111a的厚度可大于第二绝缘层111b的厚度和第三绝缘层111c的厚度。第一绝缘层111a可基本上相对厚以保持刚性，并且可引入第二绝缘层111b和第三绝缘层111c以形成更多数量的布线层112c和112d。第一绝缘层111a可包括与第二绝缘层111b和第三绝缘层111c的绝缘材料不同的绝缘材料。例如，第一绝缘层111a可以是例如包括芯材料、填料和绝缘树脂的半固化片，并且第二绝缘层111b和第三绝缘层111c可以是包括填料和绝缘树脂的ABF膜或PID膜。然而，第一绝缘层111a以及第二绝缘层111b和第三绝缘层111c的材料不限于此。类似地，贯穿第一绝缘层111a的第一布线过孔113a的直径可分别大于贯穿第二绝缘层111b的第二布线过孔113b的直径和贯穿第三绝缘层111c的第三布线过孔113c的直径。

框架110的第三布线层112c的下表面可设置在半导体芯片120的连接焊盘122的下表面下方的高度上。此外，连接结构140的第一重新分布层142a和框架110的第三布线层112c之间的距离可小于连接结构140的第一重新分布层142a与半导体芯片120的连接焊盘122之间的距离。原因是第三布线层112c可以以突出的形式设置在第二绝缘层111b上，从而与连接结构140接触。框架110的第一布线层112a和第二布线层112b可设置在半导体芯片120的有效表面和无效表面之间的高度上。框架110可形成为具有与半导体芯片120的厚度对应的厚度，并因此形成在框架110中的第一布线层112a和第二布线层112b可设置在半导体芯片120的有效表面和无效表面之间的高度处。

框架110的布线层112a、112b、112c和112d中的每个的厚度可大于连接结构140的重新分布层142a和142b中的每个的厚度。框架110的厚度可大于半导体芯片120的厚度，使得布线层112a、112b、112c和112d也可形成为更大的尺寸。另一方面，连接结构140的重新分布层142a和142b可以以相对较小的尺寸形成以纤薄化。

表面处理层PP可设置在第四布线层112d上，并且表面处理层PP可通过贯穿包封剂130的开口131暴露。表面处理层PP可以是镍(Ni)/金(Au)的多层，但不限于此。

其他组件(例如，参照图9至图12的描述的其他组件)也可应用于根据另一示例的扇出型半导体封装件100C，并且详细描述与上述扇出型半导体封装件100A中描述的详细描述基本相同，并且将省略详细描述。

如上所述，根据示例性实施例，省略了凸块下金属层，但是可以以与设置凸块下金属层的情况类似的方式提供能够确保优异的界面粘合性和可靠性的扇出型半导体封装件。

尽管上面已经示出并描述了示例性实施例，但是对于本领域技术人员将明显的是，可在不脱离本发明的由所附权利要求限定的范围的情况下做出修改和变型。