阅读说明：本技术 具有自对准焊料凸块的衬底通孔 (through substrate via with self-aligned solder bumps ) 是由 D·亚伯拉罕 J·M·科特 于 2017-11-29 设计创作，主要内容包括：半导体结构和形成该半导体结构的方法包括与衬底通孔自对准的焊料凸块,其中,焊料凸块和衬底通孔由导电金属材料形成,并且其中衬底通孔耦合到由不同的导电金属材料形成的掩埋金属化层。(a semiconductor structure and method of forming the same includes a solder bump that is self-aligned to a substrate via, wherein the solder bump and the substrate via are formed of a conductive metal material, and wherein the substrate via is coupled to a buried metallization layer formed of a different conductive metal material.)

具有自对准焊料凸块的衬底通孔

关于联邦政府赞助的研究或开发的声明

本发明是根据合同号H98230-13-D-0173由国家***的政府支持下完成的。政府对本发明享有一定的权利。

背景技术

本发明总体上涉及用于半导体器件的制造方法和所得结构。更具体地，本发明涉及具有自对准焊料凸块的衬底通孔(TSV)的结构和同时形成。

通常，半导体器件包括形成半导体衬底上制造的集成电路(IC)的多个电路。信号路径的复杂网络通常被路由以连接分布在衬底表面的电路元件。这些信号在器件上的有效路由需要形成多层方案，例如单镶嵌或双镶嵌布线结构。TSV是完全贯穿衬底(例如硅晶片或管芯)的垂直电连接(通孔)。TSV是一种高性能的互连技术，用于通过衬底传输信号并减轻芯片模式的影响并防止出现槽线模式。与诸如堆叠封装之类的替代方案相比，由于通孔的密度明显更高并且连接的长度更短，TSV可用于创建3D封装和3D集成电路。凸块键合通常以焊接到半导体器件的接触区域或焊盘的焊料小球开始。随后，将凸块键合用于面朝下的键合，例如倒装芯片应用中可能发生的键合，这也称为受控塌陷芯片连接(C4)。然后可以将凸块回流以完成互连。凸块不仅用于机械地连接两个芯片，而且还用于在两个芯片上的元件之间或电路的接地部分之间形成电连接。

发明内容

本发明总体上涉及半导体结构以及用于形成半导体结构的方法。在一个或多个实施例中，一种制造半导体器件的方法包括：在衬底上提供基础衬底、载体衬底以及在基础衬底和载体衬底之间的掩埋金属化层，以及在载体衬底的顶表面上的第一导电金属材料的顶部金属化层。在载体衬底中形成到掩埋金属化层的未填充的衬底通孔。在限定未填充的衬底通孔的表面上、限定载体衬底和第一导电金属材料层上围绕未填充的衬底通孔周边的表面上形成第二导电金属材料的凸块下金属化层，其中凸块下金属化层耦接至掩埋金属化层和顶部金属化层，并且其中第一和第二导电金属材料不同。沉积并图案化牺牲层以形成开口以暴露未填充的衬底通孔、载体衬底和顶部金属化层上围绕未填充的通孔的周边。用第三导电金属材料填充开口以形成填充的衬底通孔。去除牺牲层，以形成与已填充的衬底通孔自对准的圆柱状的焊料凸块。

在一个或多个实施例中，一种制造半导体器件的方法包括：提供基础衬底，基础衬底包括第一金属化层、第一金属化层上的多晶硅或介电层以及在多晶硅或介电层上的第二金属化层。图案化第二金属化层以形成到多晶硅或介电层的开口。在贯穿多晶硅或介电层到第一金属化层的开口中形成未填充的衬底通孔。在限定通孔的表面上、限定在多晶硅或介电层和第二金属化层上围绕未填充的衬底通孔周边的表面上形成凸块下金属化层，其中，凸块下金属化层耦合至第一和第二金属化层。沉积并图案化牺牲层以形成开口以暴露未填充的衬底通孔、在多晶硅或介电层和第二金属化层上围绕通孔的周边。用导电金属材料填充开口以形成填充的衬底通孔。去除牺牲层，以形成与已填充的衬底通孔自对准的圆柱状的焊料凸块。

在一个或多个实施例中，一种半导体结构包括：与衬底通孔自对准的焊料凸块，其中，焊料凸块和衬底通孔由第一超导金属形成，并且衬底通孔与掩埋金属化层耦合。

在一个或多个其他实施例中，一种半导体结构，包括：第一硅衬底，第二硅衬底，在第一和第二硅衬底之间的至少一个掩埋接地平面。第二衬底包括从位于第二衬底一侧上的第一表面贯穿到第二衬底相对侧上的至少一个掩埋接地平面的衬底通孔，其中掩埋接地平面由第一导电金属材料形成。在第一表面上由第二导电金属材料形成的顶层。保形凸块下金属化层，由与掩埋接地平面、第二衬底上围绕衬底通孔的周边以及顶层上围绕衬底通孔的周边接触的衬底通孔中的第三导电金属材料形成。焊料凸块，与衬底通孔自对准，其中焊料凸块和衬底通孔包括第四导电金属材料。

在其他实施例中，一种半导体结构包括：第一硅衬底，在第一硅衬底上由第一导电金属材料形成的第一金属化层。在第一金属化层上的多晶硅层或介电层。在多晶硅层或介电层上由第二导电金属材料形成的第二金属化层。贯穿多晶硅层或介电层的衬底通孔。保形凸块下金属化层，由与第一金属化层、多晶硅层或介电层上围绕通孔的周边以及第二金属化层上围绕衬底通孔的周边接触的三导电金属材料形成。焊料凸块，与衬底通孔自对准，其中焊料凸块和衬底通孔包括第四导电金属材料。

通过本发明的技术实现了附加的特征和优点。在此详细描述本发明的其他实施例和各个方面，并且将其视为所要求保护的发明的一部分。为了更好地理解本发明的优点和特征，请参考说明书和附图。

附图说明

在说明书所附权利要求书中特别指出并明确要求保护本文所述的专有权的细节。通过以下结合附图的详细描述，本发明的实施例的前述和其他特征以及优点将变得显而易见，其中：

图1是描述根据本发明实施例的制造工序之后的半导体器件的剖视图；

图2是描述根据本发明实施例的制造工序之后的半导体器件的剖视图；

图3是描述根据本发明实施例的制造工序之后的半导体器件的剖视图；

图4是描述根据本发明实施例的制造工序之后的半导体器件的剖视图；

图5是描述根据本发明实施例的制造工序之后的半导体器件的剖视图；

图6是描述根据本发明实施例的制造工序之后的半导体器件的剖视图；

图7是描述根据本发明实施例的制造工序之后的半导体器件的剖视图；

图8是描述根据本发明实施例的制造工序之后的半导体器件的剖视图；

图9是描述根据本发明实施例的制造工序之后的半导体器件的剖视图；

图10是描述根据本发明实施例的制造工序之后半导体器件的剖视图；

图11是描述根据本发明实施例的制造工序之后半导体器件的剖视图；

图12是描述根据本发明实施例的制造工序之后半导体器件的剖视图；

图13是描述根据本发明实施例的制造工序之后半导体器件的剖视图；

图14是描述根据本发明实施例的制造工序之后半导体器件的剖视图；

图15是描述根据本发明实施例的制造工序之后半导体器件的剖视图；以及

图16是描绘根据本发明实施例的制造工序之后半导体器件的剖视图。

具体实施方式

现在将针对半导体器件及其制造方法，特别是针对包括结合有焊料凸块的组合超导衬底通孔的结构及利用注模焊接工艺(IMS)制造超导通孔和焊料凸块制造其结构的制造方法来更详细地讨论本发明的示例性实施例。

电子芯片组件需要使用两个通孔来控制芯片模式和凸块键合，以在芯片之间传送信号。本发明克服了这些问题，并且总体上集成形成衬底晶片上的衬底通孔和凸块，它们与衬底通孔自对准。

应理解，附图中所示的各种层和/或区域未按比例绘制，并且通常用于互补金属氧化物半导体(CMOS)、鳍式场效应晶体管(FinFET)、金属氧化物半导体场效应晶体管(MOSFET)和/或其他半导体器件中的一个或多个层和/或区域可能未在给定图中明确显示。未明确示出的层和/或区域并不意味着会从实际器件中省略。另外，为了清楚和/或简单起见，可以将某些元件从特定视图中省略以使说明不会集中在省略的元件上。此外，在整个附图中使用的相同或相似的附图标记用于表示相同或相似的特征、元件或结构，因此，不会为每幅图重复解释相同或相似的特征、元件或结构。

术语“晶片”和“衬底”可互换使用，并且应被理解为包括硅、绝缘体上硅(SOI)或蓝宝石上硅(SOS)技术、掺杂和未掺杂半导体、由基础半导体基础和其他半导体结构支撑的外延硅层。此外，当在下面的描述中参考“晶片”或“衬底”时，可以利用先前的工艺步骤在基础半导体结构或基础中形成区域或结。

如本文所用，术语“凸块下金属(UBM)”或“凸块下金属化(UBM)”是指在焊料凸块结构中使用的的层，用于提供粘合/扩散阻挡层、焊料可湿润层和在管芯的结合垫和凸块之间的氧化阻挡层。在一个或多个实施例中，UBM使用多个不同的金属层，例如粘合层、扩散阻挡层、可焊接层和氧化阻挡层。UBM层可能是兼容的金属，这些金属结合在一起具有较低的内部机械应力。

根据本发明的实施例的半导体器件及其形成方法可以在应用、硬件和/或电子系统中采用。用于实现本发明的实施例的合适的硬件和系统可以包括但不限于个人计算机、通信网络、电子商务系统、便携式通信设备(例如，蜂窝电话和智能电话)、固态媒体存储设备、功能电路。包含半导体器件的系统和硬件是本发明的预期实施例。给定本文提供的本发明的实施例的教导，本领域的普通技术人员将能够考虑本发明的实施例的其他实现和应用。

本发明的实施例可以与可能需要例如CMOS、MOSFET和/或FinFET的半导体器件结合使用。作为非限制性示例，半导体器件可以包括但不限于CMOS、MOSFET和FinFET器件，和/或使用CMOS、MOSFET和/或FinFET技术的半导体器件。

以下定义和缩写用于解释权利要求和说明书。如本文所用，术语“包括”、“包含”、“具有”或其任何其他变型旨在涵盖非排他性包含。例如，包括组合物、混合物、过程、方法、制品或设备的一系列元素不必仅限于这些元素，而是可以包括此类组合物、混合物、过程、方法、制品或设备的未明确列出的其他或固有的元素。

如本文中所使用的，在元件或组件之前的冠词“一”和“一个”旨在关于该元件或组件的实例(即，出现)的数量是非限制性的。因此，“一”或“一个”应被理解为包括一个或至少一个，并且元素或组件的单数形式也包括复数，除非数字明显地意为单数。因此，例如，提及包括“焊料凸块”的问题解决系统包括单个焊料凸块或两个或更多个焊料凸块。还应注意，除非内容清楚地另外指出，否则术语“或”通常以包括“和/或”的意义使用。

如本文中所使用的，术语“发明”或“本发明”是非限制性术语，并且不旨在指代特定发明的任何单个方面，而是涵盖如说明书和权利要求书中所描述的所有可能的方面。

如本文所用，术语“约”修饰所采用的本发明的成分、组分或反应物的量，是指例如通过用于制作浓缩液或溶液的典型测量和液体处理程序可能发生的数值变化。此外，测量程序的无意错误，制造该组合物或实施该方法所使用的成分的制造、来源或纯度上的差异等可能引起变化。一方面，术语“约”是指在所报告的数值的10％以内。在另一方面，术语“约”是指在所报告的数值的5％以内。然而，在另一方面，术语“约”是指在所报告的数值的10％、9％、8％、7％、6％、5％、4％、3％、2％或1％之内。

还将理解，当诸如层、区域或衬底的元件被称为在另一元件“上”或“之上”时，它可以直接在另一元件上，或者也可以存在中间元件。相反，当一个元件被称为“直接在另一个元件上”或“直接在另一个元件之上”时，则不存在中间元件，并且该元件与另一个元件接触。

现在参照图1-6，其中示出了根据一个或多个实施例的方法，利用注模焊接工艺(IMS)来制造与自对准焊料凸块集成在一起的组合衬底通孔，以同时形成通孔和凸块块，其中凸块与通孔自对准。

在图1中，初始结构10包括基础衬底12，结合到基础衬底12的变薄的载体衬底14，以及在载体衬底14和基础衬底12之间的掩埋接地平面16。可以使用粘合剂将载体衬底结合到基础衬底。举例来说，可以将粘合剂施加到形成在载体衬底的底表面上的接地平面，然后粘合到基础衬底。在初始结构的顶表面上沉积并图案化相对薄的导电金属材料层18(即，顶部金属化层)，以形成开口20。

基础衬底12可以是硅晶片或半导体芯片/管芯。半导体晶片或芯片/管芯的材料不限于特定类型。基础衬底12可以包括多个布线层(包括诸如晶体管的器件)和绝缘层。可以通过层叠多个半导体衬底来形成基础衬底12。

在一个或多个实施例中，基础衬底12在其上包括金属导电材料的薄层，其可以用于形成掩埋接地平面16并且还与形成在载体衬底14上的类似图案化的金属导电材料层结合。在这些实施例中，可以通过例如热压结合(也称为扩散结合)将载体衬底14结合到基础衬底12。如果在结合之前先对金属导电材料的薄层进行图案化，则将载体衬底14上的部分导电金属与基础衬底12上相应的图案化的金属导电材料配合。可以通过同时施加力和热量来使每个衬底12、14上的金属原子接触在一起，以将盖衬底14粘合到基础衬底12。所得的掩埋接地平面结构16包括来自基础衬底12的薄金属层和来自载体衬底14的薄超导层。

作为热压结合的示例，可以通过在70kN以上的施加力下使衬底经受约400℃至约450℃的结合温度20至45分钟，从而将基础衬底上的铝与载体衬底上的铝结合，尽管较高或较低的温度和作用力可用于不同的超导金属。

一旦结合，由导电金属材料形成的所得掩埋接地平面16可以具有约10纳米(nm)至约10微米(μm)的厚度。在一个或多个实施例中，以约100nm至约5μm的厚度沉积超导金属，并且在其他实施例中，以约100nm至约300nm的厚度沉积导电金属材料。

结合之后，可以通过晶片背面研磨工艺使载体衬底14变薄，以去除其一部分并提供用于该应用的期望厚度。可替代地，可以在结合之前使载体衬底14变薄。载体衬底的厚度定义了衬底通孔的长度，通常将其与通孔直径一起配置以提供小于10的纵横比。在一个或多个实施例中，纵横比小于5，并且在其他实施例中，纵横比小于3。

在将载体衬底14结合到基础衬底12之后，将导电金属材料层18沉积到载体衬底14暴露的顶表面上，并且进行光刻图案化以在其中形成开口20，这可以包括在导电金属材料18的层顶上行程的光致抗蚀剂(有机，无机或混合)。光致抗蚀剂可以利用诸如CVD、PECVD和旋涂的沉积工艺形成。在形成光致抗蚀剂之后，将光致抗蚀剂暴露于期望的辐射图案。接下来，利用常规的抗蚀剂显影工艺对曝光的光致抗蚀剂进行显影。在显影步骤之后，可以执行选择性蚀刻步骤，以将开口20从图案化的光致抗蚀剂转移到停止在载体衬底14，即停止在硅层的导电金属层18中。用于在导电金属材料层18中形成开口20的蚀刻步骤可以包括干法蚀刻工艺(例如包括反应性离子蚀刻、离子束蚀刻、等离子蚀刻或激光烧蚀)、湿法化学蚀刻工艺或它们的任何组合。

在图2中，将导电金属层18中的开口20转移到载体衬底14中，以在载体衬底14中限定用于形成衬底通孔和自对准焊料凸块的通孔开口22。转移可以通过各向异性地蚀刻载体衬底14(即硅)到掩埋接地平面16来实现。

在图3中，可以层叠牺牲层24(例如干光致抗蚀剂)并对其进行图案化，以分别暴露出衬底通孔22以及载体衬底14和金属化层18的边缘26、28。牺牲光刻胶膜的厚度可以为15μm至200μm微米。在一个或多个其他实施例中，厚度可以为25微米至150微米，并且在其他实施例中，厚度可以为25微米至100微米。

在一个或多个实施例中，牺牲层24可以是双层光致抗蚀剂，其中下层被配置为形成底切，以允许选择性地剥离随后沉积的超导金属的覆盖层。剥离通常被称为可用于去除与蚀刻相反的不需要的金属化的附加工艺，而蚀刻是减法。双层包括沉积非光敏的第一层，然后沉积光致抗蚀剂的第二层。由于第一层和光致抗蚀剂之间的化学差异，因此在光致抗蚀剂沉积到第一层上的过程中没有混合。在对光致抗蚀剂成像之后，第一层和光致抗蚀剂同时显影，其中选择第一层以使其可自由溶于光致抗蚀剂显影剂中。一旦光致抗蚀剂被完全显影并且光致抗蚀剂的溶解停止，显影剂就继续溶解敞开区域中的第一层。通过稍微增加标准光致抗蚀剂显影时间，显影剂溶解速率各向同性地进行，但是可以非常严格地控制其以“切割”在抗蚀剂轮廓的边缘下方，即提供底切。由于底切，溶剂可以容易地渗透并剥离第一层和沉积在其上的金属。

如图4所示，然后将用于形成凸块下金属化层30的导电金属材料覆盖沉积在图案化的载体衬底14上，随后去除牺牲性光刻胶材料，仅留下直接沉积在载体衬底14上的导电金属材料，即如图所示，载体衬底14和金属化层18的通孔22和边缘26、28分别开口。

在图5中，沉积诸如干光致抗蚀剂膜32的牺牲层32并对其进行图案化以暴露凸块下的金属化层30。然后通过注模焊接(IMS)工艺用导电金属材料34填充图案化的光致抗蚀剂膜32中的开口。IMS工艺可用于同时使用任何成分的熔融焊料或焊料合金提供受控的衬底通孔的填充和自对准凸块。这是通过使用IMS头完成的，在该头中，首先加载并熔化焊料，然后将其紧紧紧贴在衬底表面上并在表面上滑动。在焊料槽的前面提供真空通道，以使限定凸块的通孔和空腔处于真空状态。然后，熔融的焊料迅速进入真空中的空腔和通孔，并填充通孔和空腔。在图案化牺牲层32中的开口填充有导电金属材料34并冷却之后，可以去除牺牲层32。所得的导电金属材料可以原样使用，例如，圆柱形或回流以提供半球形形状，以便随后结合到另一芯片、中介层、衬底等。

如所指示的，诸如铜、金等的导电金属材料可以被沉积而无需通过蒸发、溅射或电镀的预先处理。在指示金属的每种情况下，导电金属材料可以相同或不同。在一个或多个实施例中，导电金属材料是超导金属。本文所用的合适的超导金属无意受到限制，可以包括铝、碳、镓、铪、铟、铱、镧系元素，钼、铌、铼、钌、锡、钽、钛、钨、钒、锌、锆其合金等。

大多数焊料金属是合金或纯元素或材料的组合。与纯金属形式相比，合金具有非常不同的熔化特性。大多数合金没有单一的熔点。相反，它们具有熔化范围。该范围的上限和下限分别称为液相线和固相线温度。焊料开始在其固相线温度下熔化，并继续熔化，直到达到液相线温度为止，在此温度下焊料完全熔化。固相线和液相线温度之间的差异称为间隙。一些焊料合金的间隙较大，而另一些焊料的间隙很小或几乎不存在。间隙较大时，将焊料块直接施加到IMS柱上是可行的，因为易于控制回流的量。如果使用间隙小的焊料合金或不存在间隙的焊料合金，则难以控制回流量。本发明可以用各种各样的焊料合金实现所需的结果。

在图6中，然后可以对IMS沉积的焊料进行回流工艺以形成如图所示的焊料凸点，自动对准填充的通孔并电耦合到掩埋金属化层。焊料凸块在顶点处的高度可以接近在IMS工艺期间使用的牺牲性干式光刻胶32的厚度。而且，焊料凸块具有均匀的高度。所示的焊料凸块是焊料的小球形/半球形，可用于在两个电流路径之间(例如，在电子设备与UBM之间)建立“结合”(即，电连接)。

在一个或多个其他实施例中，组合金属填充的自对准凸块和衬底通孔的制造与图7-12中总体示出的一致。在图7中，接地平面114形成在基础衬底112上。基础衬底112可以是硅晶片或半导体芯片/管芯，如前所述。接地平面层114由导电金属材料形成，可以根据需要将其图案化以用于不同的应用以形成多个接地平面。

在图8中，多晶硅层或电介质层116沉积在接地平面114上。多晶硅层或电介质层116可以通过例如化学气相沉积(CVD)、(液相(LP))或减压化学气相沉积(RPCVD)、气相外延(VPE)、分子束外延(MBE)、液相外延(LPE)或其他合适的工艺。层116的厚度定义了衬底通孔的长度，即通常与通孔直径一起配置以提供小于10的纵横比。在一个或多个实施例中，纵横比小于5，而在其他实施例中，纵横比小于3。

在图9中，层116的顶表面通过在其上沉积导电金属材料层118而被金属化。在一或多个实施例中，导电金属材料层的厚度可为100nm至2000nm。导电金属材料无意被限制，并且可以包括超导金属及其合金。

在图10中，对导电金属材料层118进行光刻图案化和蚀刻。光刻工艺可以包括例如通过覆盖掩模引入诸如紫外线之类的电磁辐射以固化光致抗蚀剂材料(未示出)。根据抗蚀剂是正的还是负的，去除抗蚀剂的未固化部分以形成包括开口以暴露出导电金属层的部分的第一抗蚀剂图案，然后可以对其进行蚀刻以在导电金属材料层118内形成开口120，从而暴露下层116的部分。限定光刻胶的材料可以是任何适当类型的光刻胶材料，其可以部分取决于要形成的器件图案和所使用的曝光方法。例如，光致抗蚀剂层的材料可以包括适用于例如氟化氩(ArF)的单一曝光抗蚀剂；适用于例如热固化体系的双曝光抗蚀剂；和/或适用于例如光学工艺的极紫外(EUV)抗蚀剂。

在图11中，将导电金属材料层18中的开口120转移到层116中，以在多晶硅或介电层116中限定贯穿衬底的通孔122。转移可以通过各向异性蚀刻层116到掩埋的接地平面16来实现。

在图12中，沉积牺牲层124并对其进行图案化，以分别暴露层116和金属化层118的边缘126、128，如图所示。举例来说，牺牲层可以是光致抗蚀剂的单层。在一个或多个其他实施例中，牺牲层124可以是如前所述的双层光致抗蚀剂。

在图13中，保形金属层130沉积在衬底上。可以溅射沉积共形金属层，以便在通孔122内提供侧壁覆盖。光致抗蚀剂层124连同其上的金属层的一部分一起被去除，以在凸块金属化下形成。例如，可以如前所述使用剥离过程。

在图14中，沉积诸如干光致抗蚀剂膜之类的牺牲层132并对其进行图案化以暴露凸块下方的金属化层130。然后，通过注模焊接(IMS)工艺用导电金属材料134填充牺牲层132中的开口，如前所述，它提供了用任何成分的熔融焊料或焊料合金对通孔和自对准凸块的控制填充。

在图15中，在图案化的光刻胶32中的开口填充有超导金属材料343并冷却之后，可以去除光刻胶膜132。

在图16中，对结构进行如前所述的可选的回流工艺，以形成焊料凸块140(或以具有圆柱形的形状使用)，焊料凸块140自对准到衬底通孔。

已经出于说明的目的给出了本发明的各种实施例的描述，但是这些描述并不旨在是穷举性的或限于所公开的实施例。在不脱离所描述的实施例的范围和精神的情况下，许多修改和变化对于本领域普通技术人员将是显而易见的。选择本文使用的术语是为了最好地解释实施例的原理，对市场上存在的技术的实际应用或技术上的改进，或者使本领域的其他普通技术人员能够理解本文所述的实施例。