阅读说明：本技术 半导体器件 (Semiconductor device with a plurality of transistors ) 是由 东田吉生 白井克宗 于 2019-06-06 设计创作，主要内容包括：本发明提供一种半导体器件,其可实现内部电阻的降低。本发明的半导体器件包括：半导体元件,其包括：具有在z方向上彼此朝向相反侧的衬底主面和衬底背面的半导体衬底、形成于衬底主面的元件电极、及形成在衬底主面上且与元件电极导通的配线层；从衬底背面侧支承半导体元件的引线框；将半导体元件和引线框导通的第一导电性部件；从z方向看时与半导体元件重叠的第二导电性部件；密封树脂,其覆盖半导体元件、引线框的一部分、第一导电性部件及第二导电性部件,配线层包括彼此隔开间隔的第一焊垫部和第二焊垫部,第二导电性部件包括与第一焊垫部接合的第一接合部(接合部(321))和与第二焊垫部接合的第二接合部(接合部(322))。(The invention provides a semiconductor device which can realize reduction of internal resistance. The semiconductor device of the present invention includes: a semiconductor element, comprising: a semiconductor substrate having a substrate main surface and a substrate back surface facing opposite sides to each other in a z direction, an element electrode formed on the substrate main surface, and a wiring layer formed on the substrate main surface and electrically connected to the element electrode; a lead frame supporting the semiconductor element from the back side of the substrate; a first conductive member for electrically connecting the semiconductor element and the lead frame; a second conductive member overlapping the semiconductor element when viewed from the z direction; and a sealing resin covering the semiconductor element, a part of the lead frame, the first conductive member, and the second conductive member, wherein the wiring layer includes a first pad portion and a second pad portion spaced apart from each other, and the second conductive member includes a first bonding portion (321)) bonded to the first pad portion and a second bonding portion (322)) bonded to the second pad portion.)

半导体器件

技术领域

本发明涉及半导体器件。

背景技术

专利文献1公开了现有半导体器件。专利文献1记载的半导体器件包括半导体衬底、绝缘膜、多个配线层和接合线。半导体衬底例如由硅构成，是设备元件的基础。设备元件例如能够应用MOS晶体管构造等任意的晶体管构造。绝缘膜形成在半导体衬底上。多个配线层与设备元件连接。在专利文献1记载的半导体器件中，多个配线层包括下层配线部、上层配线和铜配线。下层配线部和上层配线由绝缘膜覆盖。铜配线是从绝缘膜露出的表层配线，与接合线接合。接合线与表层配线(铜配线)的端缘部分接合。

现有技术文献

专利文献

专利文献1：日本特开2007－67332号公报

发明内容

发明所要解决的课题

在如上所述构成的现有半导体器件中，随着设备元件的元件面积的增加，表层配线的面积也有增大的倾向。因为当表层配线的面积变大时，流过该表层配线的电流的电流路就会延长，所以半导体器件的内部电阻会增加。该内部电阻的增加成为电损失的主要原因。

本发明是鉴于上述课题而完成的，其目的在于，提供一种半导体器件，其实现了内部电阻的降低。

用于解决课题的技术方案

本发明的第一方面提供的半导体器件的特征在于，包括：半导体元件，其包括：具有在第一方向上彼此朝向相反侧的衬底主面和衬底背面的半导体衬底；形成于所述衬底主面的元件电极；和形成在所述衬底主面上且与所述元件电极导通的配线层；从所述衬底背面侧支承所述半导体元件的引线框；将所述半导体元件与所述引线框导通的第一导电性部件；在所述第一方向看时，与所述半导体元件重叠的第二导电性部件；和密封树脂，其覆盖所述半导体元件、所述引线框的一部分、所述第一导电性部件和所述第二导电性部件，所述配线层包括彼此隔开间隔的第一焊垫部和第二焊垫部，所述第二导电性部件包括与所述第一焊垫部接合的第一接合部和与所述第二焊垫部接合的第二接合部。

在所述半导体器件的优选的实施方式中，所述第一导电性部件与所述第二导电性部件在所述第一方向上看时隔开间隔，所述第二导电性部件在所述第一方向上看时不与所述半导体元件的外周交叉。

在所述半导体器件的优选的实施方式中，所述配线层包括与所述第一焊垫部和所述第二焊垫部两者隔开间隔的第三焊垫部，所述第一导电性部件包括与所述第三焊垫部接合的第三接合部和与所述引线框接合的第四接合部。

在所述半导体器件的优选的实施方式中，所述半导体元件还包括形成于所述配线层上的保护层，所述第一焊垫部、所述第二焊垫部和所述第三焊垫部从所述保护层露出。

在所述半导体器件的优选的实施方式中，所述配线层包括在所述第一方向上彼此隔开间隔的多个导电层，所述半导体元件还包括：形成于多个所述导电层彼此之间且使各所述导电层彼此绝缘的层间绝缘膜；和以贯通所述层间绝缘膜的方式形成的、使所述各导电层彼此导通的多个导通孔。

在所述半导体器件的优选的实施方式中，多个所述导电层包括：被所述保护层覆盖且包括所述第一焊垫部、所述第二焊垫部和所述第三焊垫部的第一导电层；和在所述第一方向上配置于比所述第一导电层靠近所述衬底主面的位置的第二导电层。

在所述半导体器件的优选的实施方式中，所述第一导电层具有在所述第一方向看时分别为矩形形状的多个第一板状部件，多个所述第一板状部件分别包括所述第一焊垫部和所述第二焊垫部。

在所述半导体器件的优选的实施方式中，所述第二导电层具有在所述第一方向看时分别为矩形形状的多个第二板状部件，所述第一板状部件的数量比所述第二板状部件的数量少。

在所述半导体器件的优选的实施方式中，多个所述第一板状部件各自的长度方向与多个所述第二板状部件各自的长度方向正交。

在所述半导体器件的优选的实施方式中，多个所述导电层还包括在所述第一方向上配置于比所述第二导电层靠近所述衬底主面的位置的第三导电层。

在所述半导体器件的优选的实施方式中，所述第三导电层具有在所述第一方向看时分别为矩形形状的多个第三板状部件，所述第二板状部件的数量比所述第三板状部件的数量少。

在所述半导体器件的优选的实施方式中，多个所述第三板状部件各自的长度方向与多个所述第二板状部件各自的长度方向正交。

在所述半导体器件的优选的实施方式中，所述元件电极至少包括第一电极和第二电极，多个所述第一板状部件包括与所述第一电极导通的第一电极导通部件和与所述第二电极导通的第二电极导通部件。

在所述半导体器件的优选的实施方式中，所述第二导电性部件是截面为圆形形状的接合线。

在所述半导体器件的优选的实施方式中，所述第一导电性部件是截面为圆形形状的接合线，所述第一导电性部件和所述第二导电性部件的粗细相同。

在所述半导体器件的优选的实施方式中，所述第一导电性部件和所述第二导电性部件的主要成分为铝。

在所述半导体器件的优选的实施方式中，所述半导体元件为MOSFET。

在所述半导体器件的优选的实施方式中，还包括：用于控制所述半导体元件的驱动的控制用IC；和将所述控制用IC与所述引线框连接的第三导电性部件。

在所述半导体器件的优选的实施方式中，所述第三导电性部件比所述第一导电性部件细。

本发明的第二方面提供的半导体器件的特征为，包括：半导体元件，其包括：具有在第一方向上彼此朝向相反侧的衬底主面和衬底背面的半导体衬底；形成于所述衬底主面的元件电极；和形成在所述衬底主面上且与所述元件电极导通的配线层；从所述衬底背面侧支承所述半导体元件的引线框；将所述半导体元件与所述引线框导通的导电性部件；和密封树脂，其覆盖所述半导体元件、所述引线框的一部分和所述导电性部件，所述配线层包括矩形形状的板状部件，所述矩形形状的板状部件与所述导电性部件接合，并且在所述第一方向看时，在与所述第一方向正交的第二方向上较长地延伸，所述导电性部件包括与所述板状部件接合的接合部，所述接合部在所述第一方向看时在所述板状部件的长度方向上延伸，并且在所述第一方向看时与所述长度方向上的所述板状部件的中央重叠。

发明效果

根据本发明的半导体器件，能够实现该半导体器件的内部电阻的降低。

附图说明

图1是表示第一实施方式的半导体器件的平面图。

图2是表示第一实施方式的半导体器件的正面图。

图3是表示第一实施方式的半导体器件的侧面图。

图4是在图1所示的平面图中省略了密封树脂5的图。

图5是放大了图4的一部分的主要部分放大图。

图6是沿着图4的VI－VI线的截面图。

图7是沿着图4的VII－VII线的截面图。

图8是用于对第一半导体元件进行说明的分解立体图。

图9是放大了图6的一部分的主要部分放大截面图。

图10是表示第二实施方式的半导体器件的平面图(省略了密封树脂)。

图11是表示第三实施方式的半导体器件的平面图(省略了密封树脂)。

图12是表示第四实施方式的半导体器件的平面图(省略了密封树脂)。

图13是表示第五实施方式的半导体器件的平面图(省略了密封树脂)。

图14是表示第六实施方式的半导体器件的平面图(省略了密封树脂)。

图15是表示第七实施方式的半导体器件的平面图(省略了密封树脂)。

图16是用于对本发明的半导体器件的端子配置进行说明的平面图(其1)。

图17是用于对本发明的半导体器件的端子配置进行说明的平面图(其2)。

图18是用于对本发明的半导体器件的端子配置进行说明的平面图(其3)。

图19是用于对本发明的半导体器件的端子配置进行说明的平面图(其4)。

图20是用于对本发明的半导体器件的端子配置进行说明的平面图(其5)。

图21表示本发明的半导体器件构成的电路图之一例。

图22是表示本发明的变形例的半导体器件的立体图。

附图标记说明

A1～A7：半导体器件

1，1A、1B：第一半导体元件

11：半导体衬底

111：衬底主面

112：衬底背面

12：元件电极

121：第一电极

122：第二电极

123：第三电极

13：配线层

14：第一导电层

141：第一板状部件

141a：第一电极导通部件

141b：第二电极导通部件

142：焊垫部

142a：第一焊垫部

142b：第二焊垫部

142c：第三焊垫部

15：第二导电层

151：第二板状部件

151a：第一电极导通部件

151b：第二电极导通部件

16：第三导电层

161：第三板状部件

161a：第一电极导通部件

161b：第二电极导通部件

161c：第三电极导通部件

17：绝缘层

171：第一层间绝缘膜

172：第二层间绝缘膜

173：第三层间绝缘膜

18：导通孔

181：第一导通孔

182：第二导通孔

183：第三导通孔

19：保护层

2：第二半导体元件

21：元件主面

211：焊垫部

22：元件背面

3：导电性部件

31：第一导电性部件

311：接合部(第三接合部)

312：接合部(第四接合部)

32：第二导电性部件

32a：端部

321：接合部(第一接合部)

322：接合部(第二接合部)

33：第三导电性部件

331：接合部

332：接合部

4：引线框

41：裸焊垫部

411：接合材料

42，42a～42e：接合焊垫部

421a：突出部

421b：突出部

43，43a～43f：引线部

44：侧方延伸部

5：密封树脂。

具体实施方式

下面，参照附图对本发明的半导体器件的优选的实施方式进行说明。

〔第一实施方式〕

图1～图7表示第一实施方式的半导体器件。第一实施方式的半导体器件A1包括多个第一半导体元件1、第二半导体元件2、多个第一导电性部件31、多个第二导电性部件32、多个第三导电性部件33、引线框4和密封树脂5。

图1是表示半导体器件A1的平面图。图2是表示半导体器件A1的正面图。图3是表示半导体器件A1的侧面图。图4是在图1所示的平面图中省略了密封树脂5的图。此外，在该图中，用假想线(双点划线)表示密封树脂5。图5是放大了图4的一部分的主要部分放大图。图6是沿着图4的VI－VI线的截面图。图7是沿着图4的VII－VII线的截面图。为了便于说明，将彼此正交的三个方向定义为x方向、y方向、z方向。z方向是半导体器件A1的厚度方向。x方向是半导体器件A1的平面图(参照图1)的左右方向。y方向是半导体器件A1的平面图(参照图1)的上下方向。z方向、y方向对应于权利要求书记载的“第一方向”、“第二方向”。

半导体器件A1是表面安装于各种电子设备等的电路板上的形式的器件。在本实施方式中，半导体器件A1是被称为SOP(Small Outline Package：小外形封装件)的半导体封装件。半导体器件A1在本实施方式中例如是电源IC，但不限定于此。

多个第一半导体元件1和第二半导体元件2是成为半导体器件A1的功能中枢(关键部)的元件。多个第一半导体元件1分别是功率半导体元件。在本实施方式中，各第一半导体元件1例如是横型MOSFET。此外，各第一半导体元件1不限定于MOSFET。在本实施方式中，半导体器件A1包括两个第一半导体元件1。此外，为了便于理解，有时也将这两个第一半导体元件1区別地设为第一半导体元件1A、第一半导体元件1B。两个第一半导体元件1A、1B在x方向上并排，第一半导体元件1B由第一半导体元件1A和第二半导体元件2夹着。第二半导体元件2是用于控制多个第一半导体元件1的驱动的控制用IC。第二半导体元件2与各第一半导体元件1导通，控制各第一半导体元件1。多个第一半导体元件1和第二半导体元件2在z方向看时(以下，也称为“俯视”)都是矩形形状。另外，在多个第一半导体元件1以及第二半导体元件2的整体在俯视时为矩形形状。因而，多个第一半导体元件1的y方向尺寸和第二半导体元件2的y方向尺寸大致相同。另外，将多个第一半导体元件1和第二半导体元件2加在一起时，x方向尺寸约为3mm，y方向尺寸约为2mm。

各第一半导体元件1分别包括半导体衬底11、多个元件电极12、配线层13、绝缘层17、多个导通孔18和保护层19。此外，在第一半导体元件1A、1B中，也可以共用半导体衬底11。图8和图9是用于对第一半导体元件1的详细结构进行说明的图。图8是用于对多个第一半导体元件1的配线层13、绝缘层17和多个导通孔18进行说明的分解立体图。此外，在该图中，省略了多个元件电极12、绝缘层17的一部分和保护层19。图9是放大了图6所示的截面图的一部分的主要部分放大截面图。

半导体衬底11由半导体材料构成。作为该半导体材料，例如有Si(硅)、SiC(碳化硅)和GaN(氮化镓)等。在本实施方式中，两个第一半导体元件1中的一者(第一半导体元件1A)为n型沟道MOSFET，两个第一半导体元件1中的另一者(第一半导体元件1B)为p型沟道MOSFET。如图9所示，半导体衬底11具有在z方向上彼此朝向相反侧的衬底主面111和衬底背面112。

如图9所示，多个元件电极12以从半导体衬底11的衬底主面111露出的方式形成。在本实施方式中，各第一半导体元件1中，作为多个元件电极12包括第一电极121、第二电极122和第三电极123。在本实施方式中，第一电极121为漏极电极、第二电极122为源极电极，第三电极123为栅极电极。俯视时的第一电极121、第二电极122和第三电极123的配置没有特别限定，矩形的各元件电极12可以排列成格子状，也可以在x方向或y方向上并排成一列。

如图9所示，配线层13形成在半导体衬底11的衬底主面111上，与多个元件电极12导通。配线层13相对于各第一半导体元件1分别包括在z方向上彼此隔开间隔的第一导电层14、第二导电层15和第三导电层16。此外，配线层13的上述导电层的数量不限定于上述的三个。第一导电层14、第二导电层15和第三导电层16通过绝缘层17而彼此绝缘。

如图9所示，第一导电层14是配线层13的外层，位于比第二导电层15和第三导电层16靠衬底主面111所朝向的方向上。第一导电层14包括多个第一板状部件(片状部件)141。

多个第一板状部件141分别由导电性材料构成。该导电性材料例如是Al(铝)或Cu(铜)等。在本实施方式中，各第一板状部件141的原材料是Al。各第一板状部件141在俯视时是长度方向沿着y方向的矩形形状。各第一板状部件141的宽度(宽度方向的尺寸)例如为150μm左右。另外，各第一板状部件141的厚度(z方向尺寸)例如为3μm左右。多个第一板状部件141在俯视时并排在x方向上。此外，为了便于理解，在图4和图5中，以在x方向上相邻的第一板状部件141彼此接触的方式进行图示，但绝缘层17形成于相邻的第一板状部件141之间。因而，在第一导电层14中，多个第一板状部件141通过绝缘层17而彼此绝缘。如图5所示，各第一板状部件141分别包括从保护层19露出的第一焊垫部142a、第二焊垫部142b和第三焊垫部142c。为了便于理解，在图8中，第一焊垫部142a、第二焊垫部142b和第三焊垫部142c带有阴影线。

第一焊垫部142a、第二焊垫部142b和第三焊垫部142c配置在各第一板状部件141的同一面内。第一焊垫部142a、第二焊垫部142b和第三焊垫部142c在各第一板状部件141中彼此隔开间隔，且在y方向上排列。在本实施方式中，在第一焊垫部142a和第三焊垫部142c之间配置有第二焊垫部142b。第一焊垫部142a与第二导电性部件32的一端(后述的接合部321)接合。第二焊垫部142b与第二导电性部件32的另一端(后述的接合部322)接合。第三焊垫部142c与第一导电性部件31的一端(后述的接合部311)接合。

如图9所示，第二导电层15是配线层13的中间层，配置在第一导电层14与第三导电层16之间。第二导电层15包括多个第二板状部件151。

多个第二板状部件151分别由导电性材料构成。该导电性材料例如是Al或Cu等。在本实施方式中，各第二板状部件151的原材料是Al。各第二板状部件151在俯视时是长度方向沿着x方向的矩形形状。各第二板状部件151的宽度(宽度方向的尺寸)例如为30μm左右。另外，各第二板状部件151的厚度(z方向尺寸)例如为0.5μm左右。多个第二板状部件151在俯视时在y方向上排列，绝缘层17形成于在y方向上相邻的第二板状部件151之间。因而，在第二导电层15中，多个第二板状部件151通过绝缘层17而彼此绝缘。

如图9所示，第三导电层16为配线层13的内层，位于比第一导电层14和第二导电层15靠衬底背面112所朝向的方向，配置在比第一导电层14和第二导电层15更靠近衬底主面111的位置。第三导电层16包括多个第三板状部件161。

多个第三板状部件161分别由导电性材料构成。该导电性材料例如是Al或Cu等。在本实施方式中，各第三板状部件161的原材料是Al。各第三板状部件161在俯视时是长度方向沿着y方向的矩形形状。各第三板状部件161的宽度(宽度方向的尺寸)例如为1.0μm左右。另外，各第三板状部件161的厚度(z方向尺寸)例如为0.5μm左右。多个第三板状部件161在俯视时在x方向上排列，绝缘层17形成于在x方向上相邻的第三板状部件161之间。因而，在第三导电层16中，多个第三板状部件161通过绝缘层17而彼此绝缘。在本实施方式中，多个第三板状部件161在x方向上以0.6μm左右的间距排列。

在配线层13中，第一板状部件141的数量比第二板状部件151的数量少，第二板状部件151的数量比第三板状部件161的数量少。另外，第三板状部件161的数量比元件电极12的数量少。在配线层13中，第三导电层16和第二导电层15将多个元件电极12汇集，并且使其与上层的第一导电层14导通。

在配线层13中，如图8所示，各第一板状部件141的长度方向和各第二板状部件151的长度方向在与z方向正交的平面(x－y平面)上正交，各第二板状部件151的长度方向和各第三板状部件161的长度方向在x－y平面上正交。

在配线层13中，多个第一板状部件141包括：与第一电极121导通的第一电极导通部件141a；和与第二电极122导通的第二电极导通部件141b。第一电极导通部件141a和第二电极导通部件141b在x方向上交替地排列。在本实施方式中，如图5所示，第一导电层14包括与第一半导体元件1A的第一电极121导通的三个第一电极导通部件141a，且包括与第一半导体元件1B的第一电极121导通的四个第一电极导通部件141a。另外，第一导电层14包括与第一半导体元件1A的第二电极122导通的四个第二电极导通部件141b，且包括与第一半导体元件1B的第二电极122导通的四个第二电极导通部件141b。在本实施方式中，各第一板状部件141的第一电极导通部件141a和第二电极导通部件141b分别对应于权利要求书记载的“第一电极导通部件”和“第二电极导通部件”。

同样，多个第二板状部件151包括与第一电极121导通的第一电极导通部件151a和与第二电极122导通的第二电极导通部件151b。第一电极导通部件151a和第二电极导通部件151b在y方向上交替地排列。另外，多个第三板状部件161包括与第一电极121导通的第一电极导通部件161a和与第二电极122导通的第二电极导通部件161b。并且，多个第三板状部件161包括与第三电极123导通的第三电极导通部件161c。第三电极导通部件161c配置在相邻的第一电极导通部件161a和第二电极导通部件161b之间。

如图9所示，绝缘层17形成在第一导电层14和半导体衬底11(衬底主面111)之间。绝缘层17的原材料只要具有绝缘性，就没有特别限定，例如由SiO₂构成。绝缘层17包括第一层间绝缘膜171、第二层间绝缘膜172和第三层间绝缘膜173。第一层间绝缘膜171形成于第一导电层14和第二导电层15之间，使两者绝缘。第二层间绝缘膜172形成于第二导电层15和第三导电层16之间，使两者绝缘。第三层间绝缘膜173形成于第三导电层16和半导体衬底11(衬底主面111)之间，使第三导电层16和各元件电极12绝缘。另外，绝缘层17在第一导电层14中也形成于在x方向上相邻的第一板状部件141之间，在第二导电层15中也形成于在y方向上相邻的第二板状部件151之间，在第三导电层16中也形成于在x方向上相邻的各第三板状部件161之间。此外，在图8中，省略了形成于它们之间的绝缘层17。

多个导通孔(via)18分别由贯通绝缘层17的贯通孔和填充于该贯通孔的导电材料构成。本实施方式的该导电材料例如是W(钨)。此外，各导通孔18的原材料不限定于此，也可以是铝、铜等。另外，导电材料也可以不填充于上述贯通孔内，而是以覆盖贯通孔的内表面的方式形成。各导通孔18沿z方向延伸。在本实施方式中，如图8所示，各导通孔18的俯视形状为圆形。此外，各导通孔18的俯视形状不限定于此，例如也可以是矩形形状、多边形状等。在本实施方式中，多个导通孔18包括多个第一导通孔181、多个第二导通孔182和多个第三导通孔183。

如图8和图9所示，多个第一导通孔181分别贯通第一层间绝缘膜171，且形成于第一导电层14和第二导电层15之间。各第一导通孔181使第一导电层14和第二导电层15导通。多个第一导通孔181的排列没有特别限定，只要基于第一导电层14的多个第一板状部件141和第二导电层15的多个第二板状部件151的配置适当设计即可。

如图8和图9所示，多个第二导通孔182分别贯通第二层间绝缘膜172，且形成于第二导电层15和第三导电层16之间。各第二导通孔182使第二导电层15和第三导电层16导通。多个第二导通孔182的排列没有特别限定，只要基于第二导电层15的多个第二板状部件151和第三导电层16的多个第三板状部件161的配置适当设计即可。

如图8和图9所示，多个第三导通孔183分别贯通第三层间绝缘膜173，且形成于第三导电层16和元件电极12之间。各第三导通孔183使第三导电层16和元件电极12导通。多个第三导通孔183的排列没有特别限定，只要基于第三导电层16的多个第三板状部件161和多个元件电极12的配置适当设计即可。

如图9所示，保护层19以覆盖配线层13(第一导电层14)的上表面的方式形成。保护层19例如是通过等离子体CVD法形成的Si₃N₄层、SiO₂层、或通过涂布形成的聚酰亚胺树脂层。或者，也可以由它们的组合形成。在本实施方式中，保护层19的一部分开口，第一焊垫部142a、第二焊垫部142b和第三焊垫部142c分别从该开口部分露出。

第二半导体元件2具有在z方向上彼此朝向相反侧的元件主面21和元件背面22。元件主面21与半导体衬底11的衬底主面111朝向同一方向。元件背面22与半导体衬底11的衬底背面112朝向同一方向。如图5所示，第二半导体元件2在元件主面21上形成有多个焊垫部211。焊垫部211是接合第三导电性部件33的部分。

多个第一导电性部件31分别是将多个第一半导体元件1中的任一者与引线框4导通的部件。各第一导电性部件31在俯视时与多个第一半导体元件1中的任一者的外周交叉。各第一导电性部件31包括与多个第一半导体元件1的第三焊垫部142c接合的接合部311、和与引线框4的一部分(后述的接合焊垫部42)接合的接合部312。各第一导电性部件31例如使用楔形工具形成，接合部311、312由利用该楔形工具的楔形接合(楔形键合)形成。此外，接合部311、312的长度方向尺寸依赖于所使用的楔形工具。在本实施方式中，接合部311对应于权利要求书记载的“第三接合部”，接合部312对应于权利要求书记载的“第四接合部”。

多个第二导电性部件32的各自，在俯视时其全部与多个第一半导体元件1中的任一者重叠。因而，各第二导电性部件32在俯视时与多个第一半导体元件1中的任一者的外周都不交叉。各第二导电性部件32沿着第一板状部件141的长度方向形成为直线状。在本实施方式中，如图4所示，俯视时的各第二导电性部件32的长度为第一板状部件141的长度方向尺寸的一半左右。此外，该俯视时的各第二导电性部件32的长度不限定于此，也可以比第一板状部件141的长度方向尺寸的一半还长。各第二导电性部件32包括与多个第一半导体元件1的第一焊垫部142a接合的接合部321、和与多个第一半导体元件1的第二焊垫部142b接合的接合部322。各第二导电性部件32例如使用楔形工具形成，接合部321、322由利用该楔形工具的楔形接合形成。此外，接合部321、322的长度方向尺寸依赖于所使用的楔形工具。在本实施方式中，接合部321对应于权利要求书记载的“第一接合部”，接合部322对应于权利要求书记载的“第二接合部”。

如图4和图7所示，各第二导电性部件32具有两个端部32a。两个端部32a是各第二导电性部件32的轴线方向上的各个最端缘。各端部32a与第一焊垫部142a或第二焊垫部142b重叠。在本实施方式中，各端部32a包括在接合部321、322中。

多个第三导电性部件33分别是将第二半导体元件2和引线框4导通的部件。各第三导电性部件33在俯视时与第二半导体元件2的外周交叉。各第三导电性部件33包括与第二半导体元件2的焊垫部211接合的接合部331、和与引线框4的一部分(后述的接合焊垫部42)接合的接合部332。各第三导电性部件33例如使用楔形工具形成，接合部331、332由利用该楔形工具的楔形接合形成。此外，接合部331、332的长度方向尺寸依赖于所使用的楔形工具。

在本实施方式中，各第一导电性部件31、各第二导电性部件32和各第三导电性部件33都是所谓的接合线(键合线)，且是截面为圆形的线状部件。此外，不局限于线状部件，也可以是被称为带状线(Ribbon wire)的带状部件。而且，该线状部件的原材料的主要成分为Al。即，在本实施方式中，各第一导电性部件31、各第二导电性部件32和各第三导电性部件33都是Al线。此外，各第一导电性部件31、各第二导电性部件32和各第三导电性部件33的原材料不限定于此，例如也可以是Cu或Au等。另外，在本实施方式中，第一导电性部件31、第二导电性部件32和第三导电性部件33全部的粗细度(线径)都是左右。

引线框4是多个第一半导体元件1以及第二半导体元件2与用于安装半导体器件A1的电路板的、构成导电路径的部分。引线框4支承多个第一半导体元件1和第二半导体元件2，并且与多个第一半导体元件1和第二半导体元件2导通。引线框4由俯视为矩形形状的Cu等薄壁金属板通过冲裁加工、剪切加工、弯曲加工等来形成。因而，引线框4的原材料的主要成分为Cu。此外，引线框4的原材料不限定于此。引线框4包括裸焊垫部41、多个接合焊垫部42a、42b、42c、42d、多个引线部43a、43b、43c、43d和多个侧方延伸部44。此外，为了便于说明，在不将多个接合焊垫部42a～42d特别区別的情况下，作为接合焊垫部42进行说明。另外，同样，在不将多个引线部43a～43d特别区別的情况下，作为引线部43进行说明。

裸焊垫部41是搭载多个第一半导体元件1和第二半导体元件2的部分。多个第一半导体元件1和第二半导体元件2通过接合材料411与裸焊垫部41接合。接合材料411例如是焊料膏、Ag膏等。此外，接合材料411的原材料没有特别限定。

多个接合焊垫部42a～42d分别是用于接合第一导电性部件31、第二导电性部件32和第三导电性部件33中的任一者的部分。各接合焊垫部42a～42d以彼此隔开间隔的方式配置。另外，在本实施方式中，各接合焊垫部42a～42d以与裸焊垫部41隔开间隔的方式配置。此外，多个接合焊垫部42a～42d中的任意一个和裸焊垫部41也可以一体地形成。在这种情况下，引线框4也可以不包括多个侧方延伸部44。在本实施方式中，各接合焊垫部42a～42d俯视为矩形形状。

接合焊垫部42a经由第一导电性部件31与第一半导体元件1A的第二电极122导通。在接合焊垫部42a连接有三个引线部43a。

接合焊垫部42b经由第一导电性部件31与第一半导体元件1B的第二电极122导通。在接合焊垫部42b连接有三个引线部43b。

接合焊垫部42c经由第一导电性部件31与各第一半导体元件1A、1B的各第一电极121导通。在接合焊垫部42c连接有五个引线部43c。

多个接合焊垫部42d分别经由第三导电性部件33与第二半导体元件2导通。在各接合焊垫部42d分别连接有一个引线部43d。

如图4所示，多个引线部43a～43d分别是与接合焊垫部42a～42d中的任一个连接，且从该接合焊垫部42a～42d延伸的部分。在各引线部43，其一部分从密封树脂5露出，从该密封树脂5露出的部分是用于将半导体器件A1安装于电路板的端子。此外，在各引线部43，至少从密封树脂5露出的部分通过电镀来覆盖。另外，各引线部43在从密封树脂5露出的部分弯曲。在本实施方式中，在俯视时，八个引线部43分别从密封树脂5的y方向的各端缘露出。此外，多个引线部43的配置和数量不限定于图1和图4所示的配置和数量。

多个引线部43a分别与接合焊垫部42a连接。如上所述，由于接合焊垫部42a与第一半导体元件1A的第二电极122导通，且该第二电极122为源极电极，因此多个引线部43a是第一半导体元件1A的源极端子。

多个引线部43b分别与接合焊垫部42b连接。如上所述，由于接合焊垫部42b与第一半导体元件1B的第二电极122导通，且该第二电极122为源极电极，因此多个引线部43b是第一半导体元件1B的源极端子。

多个引线部43c分别与接合焊垫部42c连接。如上所述，由于接合焊垫部42c与各第一半导体元件1A、1B的各第一电极121导通，且各第一电极121为漏极电极，因此多个引线部43c是各第一半导体元件1的漏极端子。在本实施方式中，由接合焊垫部42c和多个引线部43c将第一半导体元件1A、1B的漏极端子共用，但也可以分体地设置第一半导体元件1A、1B各自的漏极端子。

多个引线部43d各自与各接合焊垫部42d分别连接。如上所述，各接合焊垫部42d与第二半导体元件2导通。多个引线部43d以能够分别作为例如电力网(Power grid)端子、设备的控制用端子、模拟用电源输入端子、反馈端子、软启动时间设定端子、频谱扩散设定用端子、模式切换用端子、内部恒压控制用端子、或ERRAMP输出用端子等发挥功能的方式，与第二半导体元件2适当地导通。此外，这些端子只是一例而已，也可以以作为其以外的端子发挥功能的方式与第二半导体元件2导通。此外，虽然在图4和图5中未表示出来，但在本实施方式中，各第一半导体元件1的第三电极123都与第二半导体元件2导通。

多个侧方延伸部44分别是从裸焊垫部41的x方向的端缘延伸出的部分。各侧方延伸部44的x方向的一端缘与裸焊垫部41连接，x方向的另一个端缘从密封树脂5露出。在本实施方式中，侧方延伸部44在俯视时从裸焊垫部41的x方向的各端缘分别延伸出两个侧方延伸部44，该两个侧方延伸部44分别配置在裸焊垫部41的y方向的各端缘侧。

如图1～图7所示，密封树脂5覆盖多个第一半导体元件1、第二半导体元件2、多个第一导电性部件31、多个第二导电性部件32、多个第三导电性部件33和引线框4的一部分。密封树脂5由具有绝缘性的原材料构成。在本实施方式中，密封树脂5例如由黑色的环氧树脂构成。密封树脂5在俯视时为矩形形状。

接着，对第一实施方式的半导体器件A1的作用效果进行说明。

根据半导体器件A1，形成于多个第一半导体元件1各自上的配线层13包括第一焊垫部142a和第二焊垫部142b。另外，第二导电性部件32包括与第一焊垫部142a接合的接合部321和与第二焊垫部142b接合的接合部322。通过采用该结构，能够在第一焊垫部142a和第二焊垫部142b之间，确保通过第二导电性部件32的电流路径。因此，第二导电性部件32能够成为流向配线层13的电流的旁路路径。由此，由于能够降低配线层13的配线电阻，因此能够降低半导体器件A1的内部电阻。

根据半导体器件A1，配线层13包括第一导电层14，该第一导电层14包括多个第一板状部件141。而且，第一焊垫部142a和第二焊垫部142b包括在各第一板状部件141中。通过采用该结构，能够在第一焊垫部142a和第二焊垫部142b之间，确保通过各第一板状部件141的内部的电流路径、通过第二导电性部件32的电流路径。特别是因为第二导电性部件32的配线电阻比第一板状部件141小，所以第二导电性部件32成为在第一焊垫部142a和第二焊垫部142b之间流动的电流的旁路路径。因此，由于能够降低各第一板状部件141的配线电阻，因此能够降低半导体器件A1的内部电阻。例如，一个第一板状部件141的配线电阻为11mΩ，第一导电层14包括10个第一板状部件141。由此，第一导电层14的配线电阻为110mΩ(＝11[mΩ]×10[个])。这时，通过配线电阻为2mΩ的第二导电性部件32将第一板状部件131的第一焊垫部142a和第二焊垫部142b之间旁通，110mΩ的配线电阻和2mΩ的配线电阻成为并联，结果是，第一导电层14的配线电阻成为1.96mΩ。因而，半导体器件A1的内部电阻降低。此外，由于俯视时的第二导电性部件32的长度越长，越能够确保低电阻的旁路路径，因此能够进一步实现配线电阻的降低。

根据半导体器件A1，在配线层13中，包括三个导电层(第一导电层14、第二导电层15和第三导电层16)，通过这些导电层，汇集多个元件电极12。例如，在配线层13中，也可使更多的导电层层叠，但在这种情况下，从多个元件电极12到第一导电层14(表层)的电流路径变长。因此，通过如半导体器件A1那样，将配线层13构成为层叠有第一导电层14、第二导电层15和第三导电层16的结构，能够使从多个元件电极12到第一导电层14(表层)的电流路径比较短。由此，由于能够实现配线层13的配线电阻的低电阻化，因此能够实现半导体器件A1的内部电阻的降低。

根据半导体器件A1，第一导电性部件31、第二导电性部件32和第三导电性部件33都是相同粗细的接合线。根据该结构，第一导电性部件31、第二导电性部件32和第三导电性部件33都能够通过使用相同接合工具(楔形工具)的楔形接合来接合。因此，不需要为了接合不同线径而准备多个接合工具。由此，能够实现半导体器件A1的制造的效率化。

根据半导体器件A1，在接合焊垫部42a连接有多个引线部43a，且接合有多个第一导电性部件31。另外，在接合焊垫部42b连接有多个引线部43b，且接合有多个第一导电性部件31。进而，在接合焊垫部42c连接有多个引线部43c，且接合有多个第一导电性部件31。在本实施方式中，多个引线部43a作为第一半导体元件1A的源极端子发挥功能，多个引线部43b作为第一半导体元件1B的源极端子发挥功能，多个引线部43c作为第一半导体元件1A、1B共用的漏极端子发挥功能。因而，在半导体器件A1中，能够在各第一半导体元件1的漏极－源极间通以比较大的电流。

图10～图21表示本发明的半导体器件的其他实施方式。此外，在这些图中，在与上述实施方式相同或类似的要素上标注与上述实施方式相同的附图标记。

〔第二实施方式〕

图10表示第二实施方式的半导体器件。图10是表示第二实施方式的半导体器件A2的平面图，是与第一实施方式的图4对应的图。半导体器件A2与半导体器件A1相比，主要是各第一导电性部件31和各第二导电性部件32的粗细不同。

本实施方式的各第一导电性部件31和各第二导电性部件32的粗细均为左右。因此，本实施方式的各第一导电性部件31和各第二导电性部件32比半导体器件A1的各第一导电性部件31和各第二导电性部件32粗。此外，本实施方式的各第三导电性部件33与半导体器件A1的各第三导电性部件33相同。因此，各第三导电性部件33的粗细为左右。

在本实施方式的第一导电层14中，各第一板状部件141的宽度比半导体器件A1的各第一板状部件141的宽度大，为400μm左右。另外，在本实施方式中，如图10所示，第一导电层14具有六个第一板状部件141。因此，本实施方式的第一板状部件141的数量比半导体器件A1的第一板状部件141的数量少。在本实施方式中，作为六个第一板状部件141，对于各第一半导体元件1分别包括一个第一电极导通部件141a和两个第二电极导通部件141b。

根据半导体器件A2，与半导体器件A1同样，成为如下的结构。该结构为形成于多个第一半导体元件1各自上的配线层13包括第一焊垫部142a和第二焊垫部142b。另外，第二导电性部件32包括与第一焊垫部142a接合的接合部321和与第二焊垫部142b接合的接合部322。通过采用该结构，能够在第一焊垫部142a和第二焊垫部142b之间，确保通过第二导电性部件32的电流路径。因此，第二导电性部件32能够成为流向配线层13的电流的旁路路径。由此，由于能够降低配线层13的配线电阻，因此能够降低半导体器件A2的内部电阻。

根据半导体器件A2，与半导体器件A1同样，配线层13包括第一导电层14，该第一导电层14包括多个第一板状部件141。而且，第一焊垫部142a和第二焊垫部142b包括在各第一板状部件141中。因此，与半导体器件A1同样，由于能够降低各第一板状部件141的配线电阻，因此能够降低半导体器件A2的内部电阻。

根据半导体器件A2，第一导电性部件31和第二导电性部件32的数量比半导体器件A1的第一导电性部件31和第二导电性部件32的数量少。因此，与半导体器件A1相比，容易确认第一导电性部件31或第二导电性部件32的接合不良。

根据半导体器件A2，各第一板状部件141的宽度比第一实施方式的各第一板状部件141的宽度大。通过采用该结构，能够增大各第一板状部件141的焊垫部142的宽度。因此，能够使半导体器件A2的各第一导电性部件31和各第二导电性部件32的线径比第一实施方式的各第一导电性部件31和各第二导电性部件32的线径大。由此，能够实现各第一导电性部件31和各第二导电性部件32的配线电阻的低电阻化。但是，因为第一板状部件141的宽度越大，第一半导体元件1的俯视尺寸越大，所以在使用俯视尺寸比较小的第一半导体元件1的情况下，优选如半导体器件A1那样由宽度比较小的第一板状部件141构成。

根据半导体器件A2，第一导电性部件31和第二导电性部件32的线径比半导体器件A1的第一导电性部件31和第二导电性部件32的线径大。即，半导体器件A2的第一导电性部件31和第二导电性部件32比半导体器件A1的第一导电性部件31和第二导电性部件32粗。因此，在半导体器件A2中，与半导体器件A1相比，能够抑制在第一导电性部件31和第二导电性部件32的颈部产生裂纹。

〔第三实施方式〕

图11表示第三实施方式的半导体器件。图12是表示第三实施方式的半导体器件A3的平面图，是与第一实施方式的图4对应的图。半导体器件A3与半导体器件A2相比，主要是引线框4的形状不同。

本实施方式的引线框4包括裸焊垫部41、多个接合焊垫部42a、42b、42c、42d、42e、多个引线部43a、43b、43c、43d、43e、43f和多个侧方延伸部44。因此，本实施方式的引线框4与半导体器件A2的引线框4相比，在进一步包括接合焊垫部42e和引线部43e、43f这方面不同。

多个接合焊垫部42d、42e各自的x方向的各端缘凹陷。在本实施方式中，如图11所示，表示了在各接合焊垫部42d、42e的x方向的各端缘，y方向中央部比y方向两端缘附近凹陷的情况。各接合焊垫部42d、42e彼此是同一大小。各接合焊垫部42d经由第三导电性部件33与第二半导体元件2导通。各接合焊垫部42e经由第三导电性部件33与第一半导体元件1的第三电极123导通。

引线部43f与接合焊垫部42a～42e中的任一者都不连接，与多个第一半导体元件1和第二半导体元件2中的任一者都不导通。如图11所示，引线部43f配置于在x方向上相邻的引线部43a和引线部43b之间。在本实施方式中，两个引线部43a和两个引线部43b在x方向上隔着引线部43f地配置于相反侧。另外，图11所示的引线部43f的被密封树脂5覆盖的部分的宽度比从密封树脂5露出的部分的宽度大，但也可以相同，还可以较小。但是，通过如图11那样增大，能够抑制引线部43f从密封树脂5脱落。

本实施方式的接合焊垫部42a、42b各自不是如第一实施方式那样为矩形形状，而是包括从x方向的一个端缘突出的突出部421a、421b。突出部421a、421b各自在y方向看时与引线部43f重叠。

本实施方式的引线框4包括一个接合焊垫部42a，在该接合焊垫部42a连接有两个引线部43a。另外，引线框4包括一个接合焊垫部42b，在该接合焊垫部42b连接有两个引线部43b。另外，引线框4包括一个接合焊垫部42c，在该接合焊垫部42c连接有三个引线部43c。另外，引线框4包括六个接合焊垫部42d，在该六个接合焊垫部42d各自中，分别各连接有一个引线部43d。另外，引线框4包括两个接合焊垫部42e，在该两个接合焊垫部42e各自中，分别各连接有一个引线部43e。而且，引线框4包括一个引线部43f。

本实施方式的第三导电性部件33例如由Au(金)线或Cu线构成。各第三导电性部件33例如通过使用了毛细管的球焊接和针脚式焊接而形成。此外，第三导电性部件33的原材料、形成方法和形状不局限于以上所述。例如，本实施方式的第三导电性部件33也可以不是Au线或Cu线，而是由Al线构成。另外，本实施方式的第三导电性部件33与上述第一和第二实施方式同样，粗细也可以为左右。

根据半导体器件A3，与半导体器件A1同样，采用如下的结构。该结构为形成于多个第一半导体元件1各自上的配线层13包括第一焊垫部142a和第二焊垫部142b。另外，第二导电性部件32包括与第一焊垫部142a接合的接合部321和与第二焊垫部142b接合的接合部322。通过采用该结构，能够在第一焊垫部142a和第二焊垫部142b之间，确保通过第二导电性部件32的电流路径。因此，第二导电性部件32能够成为流向配线层13的电流的旁路路径。由此，由于能够降低配线层13的配线电阻，因此能够降低半导体器件A3的内部电阻。

根据半导体器件A3，与半导体器件A1同样，配线层13包括第一导电层14，该第一导电层14包括多个第一板状部件141。而且，第一焊垫部142a和第二焊垫部142b包括在各第一板状部件141中。因此，与半导体器件A1同样，由于能够降低各第一板状部件141的配线电阻，因此能够降低半导体器件A3的内部电阻。

根据半导体器件A3，还包括与接合焊垫部42a～42e中的任一者都不连接的引线部43f。而且，在x方向上，隔着该引线部43f配置有与第一半导体元件1A的第二电极122连接的两个引线部43a、与第一半导体元件1B的第二电极122连接的两个引线部43b。通过采用该结构，由于能够增大相邻的引线部43a和引线部43b之间的距离，因此能够抑制两个第一半导体元件1的第二电极122彼此的短路。

根据半导体器件A3，接合焊垫部42a、42b分别包括突出部421a、421b。通过采用该结构，接合焊垫部42a、42b分别能够扩大俯视时的面积。例如，在进行多个第一导电性部件31、多个第二导电性部件32和多个第三导电性部件33的引线接合时，用夹子等引线接合器件的固定件按压接合焊垫部42的一部分，来固定引线框4。因而，由于通过扩大上述面积，能够确保由上述固定件能够按压的区域，因此能够可靠地固定引线框4。另外，由于通过扩大上述面积，在用上述固定件等按压时，接合多个第一导电性部件31的区域也变大，因此如图11所示，容易将多个第一导电性部件31接合。

〔第四实施方式〕

图12表示第四实施方式的半导体器件。图12是表示第四实施方式的半导体器件A4的平面图，是与第一实施方式的图4对应的图。半导体器件A4与半导体器件A1相比，主要是第二导电性部件32的接合位置不同。

本实施方式的各第二导电性部件32在俯视时弯曲。而且，在本实施方式中，一部分第二导电性部件32在各第一半导体元件1中，跨在x方向上相邻的两个第一电极导通部件141a地接合。具体地说，一部分第二导电性部件32的接合部321与上述两个第一电极导通部件141a的一者的第一焊垫部142a接合，接合部322与另一者的第二焊垫部142b接合。另外，一部分第二导电性部件32在各第一半导体元件1中，跨在x方向上相邻的两个第二电极导通部件141b地接合。具体地说，一部分第二导电性部件32的接合部321与上述两个第二电极导通部件141b的一者的第一焊垫部142a接合，接合部322与另一者的第二焊垫部142b接合。

根据半导体器件A4，与半导体器件A1同样，采用如下的结构。该结构为形成于多个第一半导体元件1各自上的配线层13包括第一焊垫部142a和第二焊垫部142b。另外，第二导电性部件32包括与第一焊垫部142a接合的接合部321和与第二焊垫部142b接合的接合部322。通过采用该结构，能够在第一焊垫部142a和第二焊垫部142b之间，确保通过第二导电性部件32的电流路径。因此，第二导电性部件32能够成为流向配线层13的电流的旁路路径。由此，由于能够降低配线层13的配线电阻，因此能够降低半导体器件A4的内部电阻。

在半导体器件A4中，如图12所示，表示各第一半导体元件1的第一导电层14的结构与第一实施方式的各第一半导体元件1的第一导电层14同样的情况，但不局限于此，即使结构与第二实施方式和第三实施方式的各第一半导体元件1的第一导电层14同样的情况下，也可以与本实施方式同样地变更第二导电性部件32的接合位置。例如，在图10所示的半导体器件A2中，也可以在各第一半导体元件1各自中，跨在x方向上相邻的第二电极导通部件141b来接合第二导电性部件32。

在半导体器件A4中，如图12所示，各第一半导体元件1(各第一板状部件141)包括没有接合第二导电性部件32的第一焊垫部142a和第二焊垫部142b，但也可以不包括这些第一焊垫部142a和第二焊垫部142b。在这种情况下，能够抑制没有接合第二导电性部件32的焊垫部142彼此的意外短路。

〔第五实施方式〕

图13表示第五实施方式的半导体器件。图13是表示第五实施方式的半导体器件A5的平面图，是与第一实施方式的图4对应的图。半导体器件A5与半导体器件A1相比，主要在第一导电性部件31的粗细不同，且不包括第二导电性部件32这方面不同。

本实施方式的第一导电层14包括与第一半导体元件1A的第二电极122导通的一个第二电极导通部件141b、与第一半导体元件1B的第二电极122导通的一个第二电极导通部件141b、和与各第一半导体元件1的第一电极121的两者导通的一个第一电极导通部件141a。第一电极导通部件141a与各第一半导体元件1的第一电极121的两者共同连接。

在本实施方式的第一导电层14中，各第一板状部件141的宽度比第一实施方式至第四实施方式的各第一板状部件141的宽度大，为650μm左右。另外，各第一板状部件141包括一个焊垫部142。

本实施方式的各第一导电性部件31的粗细(线径)为左右。因而，本实施方式的各第一导电性部件31比半导体器件A1～A4中的任一个第一导电性部件31都大。此外，本实施方式的各第三导电性部件33与第一实施方式的各第三导电性部件33相同。因此，各第三导电性部件33的粗细为左右。

在本实施方式的各第一导电性部件31中，如图13所示，接合部311与焊垫部142接合。而且，该接合部311在俯视时与多个第一半导体元件1的y方向的中央重叠。进而，在与第一电极121导通的第一电极导通部件141a接合的接合部311中，在俯视时，也与两个第一半导体元件1的边界重叠。此外，在本实施方式中，第一导电性部件31对应于权利要求书记载的“导电性部件”。另外，在本实施方式中，各第一导电性部件31首先与第一板状部件141的焊垫部142楔形接合，接着与各接合焊垫部42楔形接合。

根据半导体器件A5，形成于多个第一半导体元件1各自上的配线层13包括焊垫部142。而且，第一导电性部件31包括与焊垫部142接合的接合部311。通过采用该结构，在焊垫部142，能够确保通过第一导电性部件31的接合部311的电流路径。因此，第一导电性部件31的接合部311能够成为流向配线层13的电流的旁路路径。由此，由于能够降低配线层13的配线电阻，因此能够降低半导体器件A5的内部电阻。

根据半导体器件A5，配线层13包括第一导电层14，该第一导电层14包括多个第一板状部件141。而且，焊垫部142包括在各第一板状部件141中。通过采用该结构，在焊垫部142，能够确保通过各第一板状部件141的内部的电流路径、和通过第一导电性部件31的接合部311的电流路径。特别是因为第一导电性部件31的配线电阻比第一板状部件141小，所以第一导电性部件31的接合部311成为流过焊垫部142的电流的旁路路径。因此，由于能够降低各第一板状部件141的配线电阻，因此能够降低半导体器件A5的内部电阻。

根据半导体器件A5，各第一导电性部件31的接合部311在俯视时与各第一板状部件141的y方向的中央重叠。通过采用该结构，与接合部311与各第一板状部件141的y方向的一个端缘侧接合的情况相比，能够缩短俯视时的从各第一板状部件141的外周部到接合部311的最大距离。因此，由于能够缩短各第一板状部件141中的电流路径，因此能够实现半导体器件A5的内部电阻的降低。

〔第六实施方式〕

图14表示第六实施方式的半导体器件。图14是表示第六实施方式的半导体器件A6的平面图，是与第一实施方式的图4对应的图。半导体器件A6与半导体器件A5相比，主要是引线框4的形状不同。

如图14所示，本实施方式的引线框4与第三实施方式的引线框4同样地形成。但是，在本实施方式的引线框4中的、接合焊垫部42a、42b、42c各自中，角的至少一部分被倒角。

本实施方式的各第一导电性部件31首先被楔形接合于各接合焊垫部42，接下来楔形接合于第一板状部件141的焊垫部142。

本实施方式的各第三导电性部件33与半导体器件A3同样，例如由Au线或Cu线构成。此外，与半导体器件A5同样，也可以是粗细为左右的Al线。

根据半导体器件A6，与半导体器件A5同样地采用如下的结构。该结构是形成于多个第一半导体元件1各自上的配线层13包括焊垫部142。而且，第一导电性部件31包括与焊垫部142接合的接合部311。通过采用该结构，在焊垫部142，能够确保通过第一导电性部件31的接合部311的电流路径。因此，第一导电性部件31的接合部311能够成为流向配线层13的电流的旁路路径。由此，由于能够降低配线层13的配线电阻，因此能够降低半导体器件A6的内部电阻。

根据半导体器件A6，与半导体器件A5同样，配线层13包括第一导电层14，该第一导电层14包括多个第一板状部件141。而且，焊垫部142包括在各第一板状部件141中。因此，与半导体器件A5同样，由于能够降低各第一板状部件141中的配线电阻，因此能够降低半导体器件A6的内部电阻。

根据半导体器件A6，与半导体器件A5同样，各第一导电性部件31的接合部311在俯视时与各第一板状部件141的y方向的中央重叠。通过采用该结构，与各第一导电性部件31的接合部311与各第一板状部件141的y方向的一个端缘侧接合的情况相比，能够缩短在俯视时从第一板状部件141的上述另一个端缘侧到接合部311的距离。因此，由于能够缩短各第一板状部件141中的电流路径，因此能够实现半导体器件A6的内部电阻的降低。

〔第七实施方式〕

图15表示第七实施方式的半导体器件。图15是表示第七实施方式的半导体器件A7的平面图，是与第一实施方式的图4对应的图。半导体器件A7与半导体器件A5相比，主要是引线框4的形状不同。

本实施方式的引线框4的侧方延伸部44的配置与半导体器件A4的侧方延伸部44的配置不同。本实施方式的侧方延伸部44在裸焊垫部41的x方向的各端缘，从y方向中央部分别各延伸出一个。另外，侧方延伸部44在俯视时从密封树脂5的x方向的端缘突出。

在本实施方式中，多个第一导电性部件31中的任意一个为接合部312与裸焊垫部41接合。在图15中，该一个第一导电性部件31与第二电极导通部件141b接合，该第二电极导通部件141b是与第一半导体元件1A的第二电极122导通的。

在本实施方式中，多个第三导电性部件33与第六实施方式同样，使用Au线或Cu线。此外，与第五实施方式同样，使用Al线。

在本实施方式中，如图15所示，第一导电层14包括三个第一板状部件141，该三个第一板状部件141的宽度大致相等。此外，三个第一板状部件141的宽度也可以不同。

根据半导体器件A7，与半导体器件A5同样，采用如下的结构。该结构是形成于多个第一半导体元件1各自上的配线层13包括焊垫部142。而且，第一导电性部件31包括与焊垫部142接合的接合部311。通过采用该结构，在焊垫部142，能够确保通过第一导电性部件31的接合部311的电流路径。因此，第一导电性部件31的接合部311能够成为流向配线层13的电流的旁路路径。由此，由于能够降低配线层13的配线电阻，因此能够降低半导体器件A7的内部电阻。

根据半导体器件A7，与半导体器件A5同样，配线层13包括第一导电层14，该第一导电层14包括多个第一板状部件141。而且，焊垫部142包括在各第一板状部件141中。因此，与半导体器件A5同样，由于能够降低各第一板状部件141的配线电阻，因此能够降低半导体器件A7的内部电阻。

根据半导体器件A7，与半导体器件A5同样，各第一导电性部件31的接合部311在俯视时与各第一板状部件141的y方向的中央重叠。通过采用该结构，与各第一导电性部件31的接合部311与各第一板状部件141的y方向的一个端缘侧接合的情况相比，能够缩短在俯视时从第一板状部件141的上述另一个端缘侧到接合部311的距离。因此，由于能够缩短各第一板状部件141中的电流路径，因此能够实现半导体器件A7的内部电阻的降低。

在半导体器件A7中，表示两个侧方延伸部44在裸焊垫部41的x方向的各端缘中从y方向中央部分别各延伸出一个的情况，但不局限于此。引线框4的多个侧方延伸部44例如也可以与第一实施方式至第六实施方式同样地构成。即，多个侧方延伸部44也可以在裸焊垫部41的x方向的各端缘中从y方向的各端缘侧分别各延伸出一个。另外，反过来也是同样的。即，在半导体器件A1～A6中，也可以如第七实施方式那样配置侧方延伸部44。

在第一实施方式至第七实施方式中，半导体器件A1～A7的各引线部43的端子配置不局限于上述方式。图16～图20表示其他实施方式的各端子配置。这些图中的各符号作为以下所示的端子发挥功能。也就是GND，其为接地端子。此外，图19中的GND从底面侧露出。VIN是电源输入端子。SW是开关输出端子。PGD是电力网端子。EN是设备的控制用端子。AVIN是模拟部电源输入端子。AGND是模拟部接地端子。FB是输出电压反馈端子。SS是软启动时间设定用端子。SSCG是频谱扩散设定用端子。MODE是各种模式切换用端子。VREG是内部电源输出端子。BST是内部升压电源输出端子。COMP是ERRAMP输出用端子。VCC＿EX是内部电路用电源端子。CTL是各种功能控制端子。NC是未连接端子。本发明的半导体器件也可适当变更各构成要素的配置、形状，以使其作为图16～图20所示的端子发挥功能。此外，图16～图20所示的端子配置只是一例而已，不局限于此。

在第一实施方式至第七实施方式中，半导体器件A1～A7的电路结构没有特别限定，图21表示该电路结构之一例。图21是将半导体器件A1～A7构成为DC/DC转换器时的电路图。在图21中，sw1、sw2表示开关元件。Dr表示控制开关元件sw1、sw2的开关动作和各种保护功能动作等的控制电路。另外，R1～R3表示电阻器，Vref表示内部基准电压电路，ss表示软启动电路，amp表示输入Vref输出电压和FB端子电压的误差放大器。例如，开关元件sw1、sw2中的任意一者与第一半导体元件1A对应，另一者与第一半导体元件1B对应。另外，包括内部基准电压电路Vref、软启动电路ss、误差放大器amp和控制电路Dr的电路与第二半导体元件2对应。另外，PVIN是DC/DC转换器的电源输入端子，PGND是DC/DC转换器的接地端子。

在第一实施方式至第七实施方式中，表示半导体器件A1～A7为SOP型半导体封装件的情况，但不限定于此。例如也可以是被称为QFP(Quad Flat Package：四侧引脚扁平封装)的半导体封装件，还可以是SON封装件(SmallOutline Non-leaded Package：小外形无引脚封装)或被称为QFN(Quad Flat Non-leaded Package：扁平无引脚封装)的无引线型半导体封装件。例如，图22是表示由QFN型半导体封装件构成的情况之一例的立体图。此外，图22所示的立体图表示从底面侧观察时的情况。

在第一实施方式至第七实施方式中，表示半导体器件A1～A7包括多个第一半导体元件1和第二半导体元件2的情况，但不限定于此。例如，第一半导体元件1也可以为一个，也可以不包括第二半导体元件2。

本发明的半导体器件不限定于上述的实施方式。本发明的半导体器件的各部的具体结构是能够自由地进行各种设计变更的。