阅读说明：本技术 用于三维集成电路的深沟槽通孔 (Deep trench vias for three-dimensional integrated circuits ) 是由 王奕 R.梅汉鲁 M.J.科布林斯基 T.加尼 M.波尔 M.纳波尔斯 于 2019-05-07 设计创作，主要内容包括：本发明涉及用于三维集成电路的深沟槽通孔。本文中描述的是与三维(3D)集成电路(IC)中的深沟槽通孔相关联的装置、方法和系统。3D IC可以包括具有逻辑晶体管阵列的逻辑层。3D IC可以进一步包括在3D IC的前侧上的一个或多个前侧互连以及在3D IC的后侧上的一个或多个后侧互连。深沟槽可以在逻辑层中,以将前侧互连导电耦合到后侧互连。深沟槽通孔可以形成在逻辑层中的虚设晶体管的扩散区或栅极区中。可以描述和/或要求保护其它实施例。(The invention relates to a deep trench via for a three-dimensional integrated circuit. Described herein are devices, methods, and systems associated with deep trench vias in three-dimensional (3D) Integrated Circuits (ICs). The 3D IC may include a logic layer having an array of logic transistors. The 3D IC may further include one or more front-side interconnects on a front side of the 3D IC and one or more back-side interconnects on a back side of the 3D IC. A deep trench may be in the logic layer to conductively couple the front-side interconnect to the back-side interconnect. Deep trench vias may be formed in the diffusion or gate regions of the dummy transistor in the logic layer. Other embodiments may be described and/or claimed.)

用于三维集成电路的深沟槽通孔

技术领域

本公开的实施例属于集成电路领域，并且特别涉及用于三维集成电路的深沟槽通孔。

背景技术

在三维（3D）集成电路（IC）中，在逻辑层的前侧和后侧两者上都存在电路器件和/或金属层（例如，互连）（例如，其包括3D IC的逻辑晶体管）。一些3D IC包括穿硅通孔（TSV）以在具有晶体管的区域周围穿过逻辑层。然而，TSV具有大尺寸和间距，使得它们不适合高密度使用。附加地，TSV具有高电容，这对于高速输入/输出（I/O）并不合期望。

具体实施方式

本文中描述的是用于三维（3D）集成电路（IC）中的深沟槽通孔的技术，以及相关联的方法、装置和系统。在以下描述中，阐述众多具体细节，诸如具体材料和工具作业制度，以便提供对本公开的实施例的透彻理解。对本领域技术人员将显而易见的是，可以在没有这些具体细节的情况下实践本公开的实施例。在其他实例中，为了不会不必要地使本公开的实施例晦涩难懂，并没有详细描述公知特征（诸如单镶嵌或双镶嵌处理）。此外，要理解的是，图中示出的各种实施例是说明性表示，并且不一定按比例绘制。在一些情况下，可以以对理解本公开最有帮助的方式来将各个操作依次描述为多个分立操作，然而，描述的次序不应当被解释为暗示这些操作必然是依赖于次序的。特别地，不需要按呈现的次序来执行这些操作。

某些术语也可以仅出于参考的目的而在下面的描述中使用，并且因此不意图是限制性的。例如，诸如“上”、“下”、“上方”、“下方”、“底部”和“顶部”之类的术语指代做出参考的附图中的方向。诸如“前”、“后”、“后面”和“侧面”之类的术语在一致但任意的参考框架内描述了部件的部分的取向和/或位置，其通过参考描述了被讨论部件的文本和相关联的附图而变得清楚。这样的术语可以包括上面具体提到的词语、其衍生词和类似含义的词语。

本公开的实现方式可以在诸如半导体衬底之类的衬底上形成或实施。在一个实现方式中，该半导体衬底可以是使用体硅或绝缘体上硅子结构而形成的结晶衬底。在其他实现方式中，可以使用可以与硅组合或者可以不与硅组合的替换材料来形成半导体衬底，该替换的材料包括但不限于锗、锑化铟、碲化铅、砷化铟、磷化铟、砷化镓、铟镓砷化物、锑化镓、或III-V族或IV族材料的其他组合。尽管在这里描述了可由其形成衬底的材料的几个示例，但是可用作可在其上构建半导体器件的基础的任何材料都落在本公开的精神和范围内。

可以在衬底上制造多个晶体管，诸如金属氧化物半导体场效应晶体管（MOSFET或简单的MOS晶体管）。在本公开的各种实现方式中，该MOS晶体管可以是平面晶体管、非平面晶体管或二者的组合。非平面晶体管包括：FinFET晶体管（诸如双栅极晶体管和三栅极晶体管），和栅极环绕或栅极全包围晶体管（诸如纳米带晶体管和纳米线晶体管）。尽管本文中描述的实现方式可以仅说明非平面晶体管，但是应该指出还可以使用平面晶体管来实施本公开。

每个MOS晶体管包括：至少两个层（栅极介电层和栅电极层）所形成的栅极堆叠。该栅极介电层可以包括一个层或层的堆叠。该一个或多个层可以包括：氧化硅、二氧化硅（SiO₂）和/或高k电介质材料。该高k电介质材料可以包括下述元素，诸如铪、硅、氧、钛、钽、镧、铝、锆、钡、锶、钇、铅、钪、铌和锌。可以被用在栅极介电层中的高k材料的示例包括但不限于：氧化铪、硅氧化铪、氧化镧、氧化铝镧、氧化锆、硅氧化锆、氧化钽、氧化钛、氧化锶钡钛、氧化钡钛、氧化锶钛、氧化钇、氧化铝、氧化铅钪钽和铌锌酸铅。在一些实施例中，当使用高k材料时，可以对栅极介电层执行退火工艺以改善其质量。

在栅极介电层上形成栅电极层并且该栅电极层可以由至少一种P型功函数金属或N型功函数金属组成，这取决于晶体管是PMOS晶体管还是NMOS晶体管。在一些实现方式中，该栅电极层可以由两个或更多个金属层的堆叠组成，其中一个或多个金属层是功函数金属层并且至少一个金属层是填充金属层。出于其他目的可以包括另外的金属层，诸如阻挡层。

对于PMOS晶体管，可以被用于栅电极的金属包括但不限于：钌、钯、铂、钴、镍和导电金属氧化物（例如，氧化钌）。P型金属层将使得能够形成具有在大约4.9 eV与大约5.2 eV之间的功函数的PMOS栅电极。对于NMOS晶体管，可以被用于栅电极的金属包括但不限于：铪、锆、钛、钽、铝、这些金属的合金、以及这些金属的碳化物（诸如碳化铪、碳化锆、碳化钛、碳化钽和碳化铝）。N型金属层将使得能够形成具有在大约3.9 eV与大约4.2 eV之间的功函数的NMOS栅电极。

在一些实现方式中，当沿着源极-沟道-漏极方向作为晶体管的横截面查看时，栅电极可以由“U”形结构组成，该“U”形结构包括基本上平行于衬底表面的底部部分和基本上垂直于衬底顶部表面的两个侧壁部分。在另一实现方式中，形成栅电极的金属层中的至少一个可以简单地是基本上平行于衬底顶部表面的平面层并且不包括基本上垂直于衬底顶部表面的侧壁部分。在本公开的另外实现方式中，该栅电极可以由U形结构和平面非U形结构的组合来组成。例如，该栅电极可以由在一个或多个平面非U形层顶上形成的一个或多个U形金属层组成。

在本公开的一些实现方式中，可以在栅极堆叠的括住栅极堆叠的相反侧上形成一对侧壁间隔部。该侧壁间隔部可以由诸如氮化硅、氧化硅、碳化硅、掺杂有碳的氮化硅和氮氧化硅之类的材料形成。用于形成侧壁间隔部的工艺在本领域中是公知的，并且通常包括沉积和蚀刻工艺操作。在替换的实现方式中，可以使用多个间隔部对，例如可以在栅极堆叠的相对侧上形成两对、三对、或四对侧壁间隔部。

如在本领域中公知的，在与每个MOS晶体管的栅极堆叠邻近的衬底内形成源极区和漏极区（也在本文中被称为“扩散区”）。通常使用注入/扩散工艺或蚀刻/沉积工艺来形成源极区和漏极区。在前者工艺中，可以将诸如硼、铝、锑、磷或砷之类的掺杂剂离子注入到衬底中以形成源极区和漏极区。激活掺杂剂并且促使它们更远地扩散到衬底中的退火工艺通常在离子注入工艺之后。在后者工艺中，衬底可以首先被蚀刻以便在源极区和漏极区的位置处形成凹处。然后可以实施外延沉积工艺以利用被用来制造源极区和漏极区的材料来填充该凹处。在一些实现方式中，可以使用诸如锗化硅或碳化硅之类的硅合金来制造源极区和漏极区。在一些实现方式中，可以利用诸如硼、砷或磷之类的掺杂剂来原位掺杂外延沉积的硅合金。在另外的实施例中，可以使用诸如锗或III-V族材料或合金之类的一种或多种替换半导体材料来形成源极区和漏极区。并且在另外的实施例中，可以使用一层或多层金属和/或合金来形成源极区和漏极区。

在MOS晶体管上沉积一个或多个层间电介质（ILD）。可以使用因其在集成电路结构中的适用性而获知的电介质材料（诸如低k电介质材料）形成该ILD层。可以使用的电介质材料的示例包括但不限于二氧化硅（SiO₂）、碳掺杂氧化物（CDO）、氮化硅、有机聚合物（诸如八氟环丁烷或聚四氟乙烯）、氟硅酸盐玻璃（FSG）、和有机硅酸盐（诸如硅倍半氧烷、硅氧烷或有机硅酸盐玻璃）。ILD层可以包括小孔或气隙以进一步减小其介电常数。‎

本文中描述的实施例可以涉及前道工序（front-end-of-line，FEOL）半导体处理和结构。FEOL是集成电路（IC）制造的第一部分，其中各个器件（例如，晶体管、电容器、电阻器等）在半导体衬底或层中被图案化。FEOL通常覆盖上至（但不包括）金属互连层沉积的所有内容。在最后的FEOL操作之后，结果通常是具有隔离晶体管的晶片（例如，没有任何导线）。

本文中描述的实施例可以涉及后道工序（BEOL）半导体处理和结构。BEOL是IC制造的第二部分，其中各个器件（例如，晶体管、电容器、电阻器等）与晶片上的布线（例如，一个或多个金属化层）互连。BEOL包括触点、绝缘层（电介质）、金属层和用于芯片到封装连接的结合部位。在制造阶段的BEOL部分中，形成触点（焊盘）、互连线、通孔和介电结构。对于现代IC工艺，BEOL中可以添加多于10个金属层。

本文中描述的各种实施例涉及用于3D IC中的深沟槽通孔的技术。在各种实施例中，3D IC可以包括逻辑层，该逻辑层包括逻辑晶体管（例如，在晶体管阵列中）。在一些实施例中，逻辑晶体管可以是非平面晶体管（例如，finFET）。例如，可以在逻辑层中形成多个鳍部，并且可以在鳍部上形成栅极堆叠和扩散电极（例如，源电极或漏电极）以形成晶体管。

3D IC可以进一步包括在3D IC的前侧上（例如，在其上形成逻辑晶体管的衬底上方）的一个或多个金属层中的前侧互连和在3D IC的后侧上（例如，在其上形成逻辑晶体管的衬底下方）的一个或多个金属层中的后侧互连。在一些实施例中，在形成逻辑晶体管之后可以部分地或完全地去除衬底。

在各种实施例中，3D IC可以进一步包括贯穿3D IC的逻辑层的一个或多个深沟槽通孔。深沟槽通孔可以在前侧互连中的一个或多个与后侧互连中的一个或多个之间提供导电连接。各个深沟槽通孔可以形成在晶体管阵列内的虚设扩散区（例如，源极区或漏极区）和/或虚设栅极区中。在一些实施例中，虚设扩散区和/或虚设栅极区可以是晶体管阵列的虚设晶体管（例如，虚设finFET）的部分。例如，finFET可以至少部分地形成在逻辑层中（例如，包括半导体鳍部），以及在相应的栅极区和扩散区中的半导体鳍部上形成栅极堆叠和扩散电极。然后，可以在一些扩散区和/或栅极区中形成沟槽，并且利用金属填充该沟槽，由此在3D IC的后侧与前侧之间形成深沟槽通孔。在一些实施例中，也可以从沟槽去除鳍部。在其他实施例中，鳍部可以保留在沟槽中，并且深沟槽通孔的金属可以设置在鳍部之间和/或鳍部周围。

如本文中所述的深沟槽通孔可以使得能够实现高密度且低电容的连接，以用于3DIC的前侧与后侧之间的信号路由（例如，在3D IC的前侧和后侧上的电路器件和/或互连之间）。

附加地或替换地，在一些实施例中，深沟槽通孔可以在晶体管阵列中的后侧互连与逻辑晶体管之间提供导电连接（例如，以递送或接收电压和/或电力）。深沟槽通孔可以导电地耦合到逻辑晶体管的扩散区或栅极区。例如，在一些实施例中，深沟槽通孔可以形成在虚设栅极区中，并且可以将后侧互连耦合到邻近的逻辑晶体管的源极区，以将电力路由到源极区。

图1A图示了根据各种实施例的包括深沟槽通孔102的IC结构100的顶视图。图1B图示了沿图1A中的线B-B的侧横截面视图，并且图1C图示了沿图1A中的线C-C的侧横截面视图。IC结构100可以被并入3D IC中。IC结构100可以包括逻辑层103，该逻辑层103包括半导体材料（例如，硅和/或另一种适合的材料）的多个鳍部104。IC结构100可以进一步包括在相应的栅极区中的鳍部104的顶部表面和侧壁上的栅极堆叠106，以及在相应的扩散区中的鳍部104的顶部表面和侧壁上的扩散电极108。

栅极堆叠106可以包括：包括一个或多个层的栅电极，该一个或多个层诸如是栅电极层112、栅电极层114和/或栅电极层116。栅电极层112、114和/或116可以包括任何适合的一种或多种材料，如本文中所述。栅极堆叠106可以进一步包括在栅电极与鳍部104之间的栅极电介质118。该栅极电介质118可以包括任何适合的一种或多种材料，如本文中所述。扩散电极108可以包括一个或多个层，诸如扩散电极层120和/或扩散电极层122。扩散电极层120和/或122可以包括如本文中所述的用于源极/漏极触点的任何适合的材料。

在一些实施例中，IC结构100可以进一步包括在扩散电极108与栅电极106之间的间隔部（例如，侧壁间隔部）124。附加地或替换地，电介质126和/或电介质127可以在鳍部104之间、在逻辑层103上方和/或在逻辑层103下方。图1A、1B和1C中所示的电介质126和/或电介质127可以包括一种或多种电介质材料。

在各种实施例中，深沟槽通孔102可以贯穿逻辑层103。如图1A、1B和1C中所示，深沟槽通孔102可以位于逻辑层103的扩散区中（例如，逻辑层103中的虚设晶体管的扩散区），该扩散区将通常包括扩散电极108（例如，用于晶体管阵列中的逻辑晶体管）。深沟槽通孔102可以在前侧互连128与后侧互连130之间提供导电连接。在一些实施例中，一个或多个通孔（例如，通孔132）可以将深沟槽通孔102耦合到前侧互连128和/或后侧互连130。

间隔部124可以处于深沟槽通孔102与邻近栅极堆叠106之间。附加地，电介质126可以处于深沟槽通孔102与形成晶体管阵列的晶体管的邻近鳍部104之间。

深沟槽通孔102可以包括任何适合的导体，例如一种或多种金属，包括但不限于铜、钨、钽、钌、钛、钽和氮（例如，TaN）、钛和氮（例如，TiN）等。深沟槽通孔102可以由与前侧互连128、后侧互连130和/或通孔132相同的材料或不同的材料形成。附加地或替换地，深沟槽通孔102可以由与扩散电极108的材料（例如，扩散电极层120和/或122）相同的材料或不同的材料形成。

在一些实施例中，深沟槽通孔102可以包括第一部分134和第二部分136，其中第一部分134具有比第二部分136更大的宽度（例如，在与鳍部104的取向横切的方向上），如图1C中所示。第一部分134可以与逻辑层103中的邻近晶体管的扩散电极108共面。第二部分136可以在第一部分134下方，并且可以将第一部分134耦合到后侧互连130。在一些实施例中，在形成深沟槽通孔102期间，第一部分134和第二部分136可以通过单独的沉积过程来形成。第一部分134和第二部分136可以是相同或不同的材料。

在各种实施例中，深沟槽通孔102可以延伸跨越多个鳍部104。例如，在一些实施例中，由鳍部104形成的晶体管可以是三栅极晶体管，并且深沟槽通孔102可以延伸跨越三个鳍部104。在一些实施例中，一部分或全部鳍部可以被保留在深沟槽通孔102内，如图1C中所示。深沟槽通孔102的导电材料可以处于鳍部104之间。半导体鳍部104在典型的结中的选择性外延生长被图案化的抗蚀剂层阻挡，由此允许在鳍部104之间填充的导电材料将前侧互连128和后侧互连130电耦合。

在其他实施例中，可以从在其中形成深沟槽通孔的沟槽中去除鳍部，使得更多导电材料能够填充在沟槽中，并且由此为深沟槽通孔提供更低电阻。例如，图2A、2B和2C图示了IC结构200，其中鳍部204已经从被深沟槽通孔202占据的区域中去除。图2A图示了IC结构200的顶视图，图2B图示了沿图2A中的线B-B的侧横截面视图，并且图2C图示了沿图2A中的线C-C的侧横截面视图。IC结构200可以被包括在3D IC中。

IC结构200可以包括逻辑层203，该逻辑层203包括半导体材料（例如，硅和/或另一适合的材料）的多个鳍部204。IC结构200可以进一步包括在相应栅极区中的鳍部204的顶部表面和侧壁上的栅极堆叠206，以及在相应的扩散区中的鳍部204的顶部表面和侧壁上的扩散电极208。

在一些实施例中，IC结构200可以进一步包括在扩散电极208与栅极堆叠206之间的间隔部（例如，侧壁间隔部）224。附加地或替换地，电介质226可以处于鳍部204之间、在逻辑层203上方和/或在逻辑层203下方。深沟槽通孔202可以在前侧互连228与后侧互连230之间提供导电连接。在一些实施例中，一个或多个通孔（例如，通孔232）可以将深沟槽通孔202耦合到前侧互连228和/或后侧互连230。

逻辑层203、鳍部204、栅极堆叠206、扩散电极208、间隔部224、电介质226、前侧互连228、后侧互连230和/或通孔232可以类似于图1A-1C的对应结构，除非另行说明。

IC结构200的深沟槽通孔202可以提供比IC结构100的深沟槽通孔102更低的电阻，但是以增加的制造复杂性为代价。

在一些实施例中，深沟槽通孔可以形成在3D IC中的逻辑层的栅极区中。例如，图3A图示了根据各种实施例的IC结构300的顶视图，该IC结构300包括逻辑层的栅极区中的深沟槽通孔302。图3B图示了沿图3A中的线B-B的侧横截面视图，并且图3C图示了沿图3A中的线C-C的侧横截面视图。IC结构300可以包括在3D IC中。

IC结构300可以包括逻辑层303，该逻辑层303包括半导体材料的多个鳍部304（例如，硅和/或另一适合的材料）。IC结构300可以进一步包括在相应的栅极区中的鳍部304的顶部表面和侧壁上的栅极堆叠306，以及在相应的扩散区中的鳍部304的顶部表面和侧壁上的扩散电极308。

在一些实施例中，IC结构300可以进一步包括在扩散电极308与栅极堆叠306之间的间隔部（例如，侧壁间隔部）324。附加地或替换地，电介质326可以处于鳍部304之间、在逻辑层303上方和/或在逻辑层303下方。

除非另行说明，逻辑层303、鳍部304、栅极堆叠306、扩散电极308、间隔部324和/或电介质326可以类似于图1A-1C和2A-2C的对应结构。

在各种实施例中，深沟槽通孔302可以形成在逻辑层303中的晶体管阵列的栅极区中，该栅极区将另外具有栅极堆叠306。间隔部324可以处于深沟槽通孔302与邻近的扩散电极308之间。附加地，电介质326可以处于深沟槽通孔302与形成晶体管阵列的晶体管的邻近鳍部304之间。

深沟槽通孔302可以将前侧互连328与后侧互连330电耦合（例如，经由通孔332）。在一些实施例中，深沟槽通孔302可以跨越整个逻辑层303具有相同的宽度。

在各种实施例中，可以基于一个或多个因素来确定在栅极区（例如，深沟槽通孔302）中或在扩散区（例如，深沟槽通孔102和/或202）中形成深沟槽通孔的选择，该一个或多个因素诸如是工艺和/或设计考虑因素（例如，逻辑器件的终止位置）。3D IC可以包括：相应的栅极区中的深沟槽通孔或相应的扩散区中的深沟槽通孔中的选定的一个深沟槽通孔，或者在相应的栅极区中的深沟槽通孔和相应的扩散区中的深沟槽通孔这两者的混合。

图4图示了根据各种实施例的包括深沟槽通孔402的3D IC 400的横截面侧视图。深沟槽通孔可以对应于深沟槽通孔102、202和/或302。

深沟槽通孔402可以与逻辑晶体管一起处于3D IC的逻辑层403中。例如，深沟槽通孔402可以被形成在虚设晶体管的扩散区或栅极区中。虚设晶体管可以被包括在还包括逻辑晶体管的晶体管阵列中。

3D IC 400可以进一步包括在逻辑层403的相反侧上的前侧互连428和后侧互连430。前侧互连428可以在相应的金属层（例如，M1、M2、M3、M4、M5）中，并且后侧互连430可以在相应的后侧金属层（例如，M-1、M-2、M-3中。将明显的是，其他实施例可以具有不同数量的前侧金属层和/或后侧金属层。深沟槽通孔402可以将前侧互连428（例如，在前侧金属层M1中）与后侧互连430（例如，在后侧金属层M-1中）电耦合。在一些实施例中，通孔432可以将深沟槽通孔402电耦合到前侧互连428，如所示的。附加的通孔450可以将互连428或430电耦合到不同金属层中的其他互连428或430。

将明显的是，在一些实施例中，3D IC 400可以包括多个深沟槽通孔402。深沟槽通孔402可以在前侧互连和/或电路器件与后侧互连和/或电路器件之间提供导电路径。导电路径可以是面积有效的，同时仍然提供低电阻和电容。深沟槽通孔402可以使得有效的高速输入/输出（I/O）信号能够跨3D IC 400的逻辑层403传递。

在各种实施例中，芯片级触点（例如，凸块）452可以耦合到3D IC的后侧，以在3DIC与另一个器件（例如，另一个IC）之间路由信号。

在各种实施例中，本文中描述的装置（例如，IC结构100、IC结构200、IC结构300和/或3D IC 400）可以形成在晶片的相应的管芯上。例如，图5和图6是根据本文公开的任何实施例的晶片和管芯的顶视图，该晶片和管芯包括一个或多个深沟槽通孔。

参照图5和图6，晶片500可以由半导体材料构成，并且可以包括具有形成在晶片500的表面上的IC结构的一个或多个管芯502。每个管芯502可以是半导体产品的重复单元，其包括任何适合的IC（例如，IC结构100、IC结构200、IC结构300和/或3D IC 400）。在半导体产品的制造完成之后，晶片500可以经受单颗化过程，在该过程中管芯502中的每一个彼此分离，以提供半导体产品的分立的“芯片”。特别地，包括如本文中公开的一个或多个IC结构的器件可以采用晶片500的形式（例如，未被单颗化）或管芯502的形式（例如，被单颗化）。管芯502可以包括用以将电信号路由到晶体管的一个或多个晶体管和/或支持电路，以及任何其他IC部件。在一些实施例中，晶片500或管芯502可以包括存储器器件（例如，静态随机存取存储器（SRAM）器件）、逻辑器件（例如，AND、OR、NAND或NOR门）或任何其他适合的电路元件。这些器件中的多个器件可以被组合在单个管芯502上。例如，由多个存储器器件形成的存储器阵列可以形成在与被配置成将信息存储在存储器器件中或执行存储在存储器阵列中的指令的处理器件或其他逻辑相同的管芯502上。

图7是根据本文中公开的一个或多个实施例的集成电路（IC）器件组装件700的横截面侧视图，该集成电路（IC）器件组装件700可以包括本文中所述的装置中的一个或多个（例如，IC结构100、IC结构200、IC结构300和/或3D IC 400）。

IC器件组装件700包括被设置在电路板702（其可以是，例如主板）上的许多部件。IC器件组装件700包括被设置在电路板702的第一面740和电路板702的相反的第二面742上的部件。通常，部件可以被设置在一个或两个面740和742上。特别地，IC器件组装件700的部件中的任何适合部件可以包括本文描述的装置中的一个或多个（例如，IC结构100、IC结构200、IC结构300和/或3D IC 400）。

在一些实施例中，电路板702可以是印刷电路板（PCB），该印刷电路板（PCB）包括被电介质材料的层彼此分离并且通过导电通孔互连的多个金属层。可以以期望的电路模式形成任何一个或多个金属层以在被耦合到电路板702的部件之间（可选地连同其他金属层一起）路由电信号。在其他实施例中，电路板702可以是非PCB衬底。

图7中图示的IC器件组装件700包括通过耦合部件716耦合到电路板702的第一面740的中介层上封装结构736。耦合部件716可以将中介层上封装结构736电学地且机械地耦合到电路板702，并且可以包括焊球（如在图7中示出的）、插座的凸形和凹形部分、粘附剂、底部填充材料和/或任何其他适合的电学和/或机械耦合结构。

中介层上封装结构736可以包括通过耦合部件718耦合到中介层704的IC封装720。耦合部件718可以针对应用而采用任何适合的形式，诸如上文关于耦合部件716所讨论的形式。尽管图7中示出了单个IC封装720，但是多个IC封装可以耦合到中介层704。要领会的是，附加的中介层可以耦合到中介层704。中介层704可以提供被用来桥接电路板702和IC封装720的介于中间的衬底。IC封装720可以是或可以包括例如管芯（图6的管芯502）或任何其他适合的部件。通常，中介层704可以将连接扩展成更宽的间距或者将连接重新路由到不同连接。例如，中介层704可以将IC封装720（例如，管芯）耦合到用于耦合到电路板702的耦合部件716的球栅阵列（BGA）。在图7中图示的实施例中，IC封装720和电路板702被附接到中介层704的相反侧。在其他实施例中，IC封装720和电路板702可以被附接到中介层704的同一侧。在一些实施例中，三个或更多个部件可以借助于中介层704来互连。

中介层704可以由环氧树脂、玻璃纤维增强环氧树脂、陶瓷材料或者诸如聚酰亚胺之类的聚合物材料形成。在一些实施方式中，中介层704可以由替代的刚性或柔性材料形成，该替代的刚性或柔性材料可以包括上文所描述的用于在半导体衬底中使用的相同材料，诸如硅、锗以及其他III-V族和IV族材料。中介层704可以包括金属互连708和通孔710，该通孔710包括但不限于穿硅通孔（TSV）706。中介层704可以进一步包括嵌入式器件714，该嵌入式器件714包括无源和有源器件二者。这样的器件可以包括但不限于电容器、解耦电容器、电阻器、电感器、保险丝、二极管、变压器、传感器、静电放电（ESD）器件以及存储器器件。诸如射频（RF）器件、功率放大器、功率管理器件、天线、阵列、传感器和微机电系统（MEMS）器件之类的更复杂的器件也可以形成在中介层704上。中介层上封装结构736可以采用本领域已知的任何中介层上封装结构的形式。

IC器件组装件700可以包括通过耦合部件722耦合到电路板702的第一面740的IC封装724。耦合部件722可以采用上文参考耦合部件716所讨论的任何实施例的形式，并且IC封装724可以采用上文参考IC封装720所讨论的任何实施例的形式。

图7中图示的IC器件组装件700包括通过耦合部件728耦合到电路板702的第二面742的封装上封装结构734。封装上封装结构734可以包括通过耦合部件730耦合在一起的IC封装726和IC封装732，使得IC封装726被设置在电路板702与IC封装732之间。耦合部件728和730可以采用上文所讨论的耦合部件716的任何实施例的形式，并且IC封装726和732可以采用上文所讨论的IC封装720的任何实施例的形式。封装上封装结构734可以根据本领域已知的任何封装上封装结构来配置。

本文中公开的实施例可以被用来制造各种各样不同类型的集成电路和/或微电子器件。这样的集成电路的示例包括但不限于处理器、芯片集部件、图形处理器、数字信号处理器、微控制器等等。在其他实施例中，可以制造半导体存储器。此外，集成电路或其他微电子器件可以被用在本领域已知的各种各样电子器件中。例如，在计算机系统（例如，台式机、膝上型计算机、服务器、蜂窝电话、个人电子设备等）中。集成电路可以与系统中的总线和其他部件耦合。例如，处理器可以通过一个或多个总线耦合到存储器、芯片集等。可以潜在地使用本文中公开的方法来制造处理器、存储器和芯片集中的每一个。

图8图示了根据本公开的一个实现方式的计算设备800。该计算设备800容纳了板802。该板802可以包括多个部件，该多个部件包括但不限于处理器804和至少一个通信芯片806。将处理器804物理地且电学地耦合到板802。在一些实现方式中，还将至少一个通信芯片806物理地且电学地耦合到板802。在另外的实现方式中，通信芯片806是处理器804的部分。

取决于其应用，计算设备800可以包括可能或者可能没有被物理地且电学地耦合到板802的其他部件。这些其他部件包括但不限于：易失性存储器（例如，DRAM）、非易失性存储器（例如，ROM）、闪速存储器、图形处理器、数字信号处理器、密码处理器、芯片集、天线、显示器、触摸屏显示器、触摸屏控制器、电池、音频编解码器、视频编解码器、功率放大器、全球定位系统（GPS）设备、罗盘、加速度计、陀螺仪、扬声器、相机和大容量存储设备（诸如硬盘驱动器、紧凑盘（CD）、数字多用盘（DVD）等等）。

通信芯片806使得能够实现用于向计算设备800和从计算设备800传递数据的无线通信。术语“无线的”及其派生词可以被用来描述电路、设备、系统、方法、技术、通信信道等，其可以通过使用穿过非固体介质的经调制的电磁辐射来传送数据。该术语不暗示相关联的设备不包含任何线缆，尽管在一些实施例中它们可能不包含。通信芯片806可以实现许多无线标准或协议中的任意，该无线标准或协议包括但不限于Wi-Fi（IEEE 802.11族）、WiMAX（IEEE 802.16族）、IEEE 802.20、长期演进（LTE）、Ev-DO、HSPA+、HSDPA+、HSUPA+、EDGE、GSM、GPRS、CDMA、TDMA、DECT、蓝牙、其派生物，以及指定为3G、4G、5G及以后的任何其他无线协议。计算设备800可以包括多个通信芯片806。例如，第一通信芯片806可以专用于诸如Wi-Fi和蓝牙之类的较短程无线通信，并且第二通信芯片806可以专用于诸如GPS、EDGE、GPRS、CDMA、WiMAX、LTE、Ev-DO以及其他之类的较长程无线通信。

计算设备800的处理器804包括封装在处理器804之内的集成电路管芯。在本公开的一些实现方式中，根据本公开的实施例的实现方式，处理器的集成电路管芯包括本文中所述的装置中的一个或多个（例如，IC结构100、IC结构200、IC结构300和/或3D IC 400）。术语“处理器”可以指代处理来自寄存器和/或存储器的电子数据以将该电子数据变换成可以存储在寄存器和/或存储器中的其它电子数据的任何设备或设备的部分。

通信芯片806还包括封装在通信芯片806内的集成电路管芯。根据本公开的实施例的另一个实现方式，通信芯片的集成电路管芯包括根据本公开的实施例的实现方式在本文中描述的装置中的一个或多个（例如，IC结构100、IC结构200、IC结构300和/或3D IC 400）。

在另外的实现方式中，容纳在计算设备800内的另一个部件可以包含集成电路管芯，该集成电路管芯包括根据本公开的实施例的实现方式在本文中描述的装置中的一个或多个（例如，IC结构100、IC结构200、IC结构300和/或3D IC 400）。

在各种实现方式中，计算设备800可以是膝上型计算机、上网本、笔记本、超级本、智能电话、平板设备、个人数字助理（PDA）、超级移动PC、移动电话、台式计算机、服务器、打印机、扫描仪、监视器、电视机、机顶盒、娱乐控制单元、数码相机、便携式音乐播放器或数字视频记录器。在另外的实现方式中，计算设备800可以是处理数据的任何其他电子设备。

下面提供各种实施例的一些非限制性示例。

示例1是一种集成电路（IC）管芯，其包括：逻辑层，其包括具有多个逻辑晶体管的晶体管阵列，其中多个逻辑晶体管包括半导体材料的多个鳍部；在逻辑层的前侧上的前侧互连；在逻辑层的后侧上的后侧互连；以及逻辑层中的深沟槽通孔，用以将前侧互连与后侧互连电耦合，其中深沟槽通孔处于晶体管阵列的虚设晶体管的扩散区或栅极区中。

示例2是示例1的IC管芯，其中虚设晶体管处于多个逻辑晶体管的各个逻辑晶体管之间。

示例3是示例1或示例2的IC管芯，其中深沟槽通孔处于扩散区中，并且其中侧壁间隔部处于扩散区与邻近的栅极区之间。

示例4是示例3的IC管芯，其中邻近的栅极区包括多个逻辑晶体管之一的栅极堆叠。

示例5是示例1或示例2的IC管芯，其中深沟槽通孔处于栅极区中，并且其中侧壁间隔部处于栅极区与邻近的扩散区之间。

示例6是示例5的IC管芯，其中邻近的扩散区包括多个逻辑晶体管之一的源电极或漏电极。

示例7是示例1至6中任一个的IC管芯，其中多个鳍部中的一个或多个鳍部处于扩散区或栅极区中，并且其中深沟槽通孔处于一个或多个鳍部周围。

示例8是示例1至6中任一个的IC管芯，其中多个鳍部中的一个或多个鳍部与深沟槽通孔邻近，并且其中一个或多个鳍部不延伸到深沟槽通孔中。

示例9是示例1至8中任一个的IC管芯，其中深沟槽通孔包括在第二部分上的第一部分，其中第一部分在与多个鳍部的长轴横切的方向上具有比第二部分更大的宽度。

示例10是示例1至9中任一个的IC管芯，进一步包括通孔，用以将深沟槽通孔电耦合到前侧互连。

示例11是示例1至10中任一个的IC管芯，其中深沟槽通孔延伸跨越所述多个鳍部中的许多个鳍部。

示例12是一种方法，其包括：在集成电路（IC）器件的逻辑层中形成半导体材料的多个鳍部；使用多个鳍部形成晶体管阵列，其中晶体管阵列包括多个逻辑晶体管和虚设晶体管；在逻辑层中形成深沟槽通孔，其中深沟槽通孔贯穿虚设晶体管的扩散区或栅极区，以将IC器件的前侧上的前侧互连与IC器件的后侧上的后侧互连电耦合。

示例13是示例12的方法，其中形成晶体管阵列包括：在多个鳍部中的一个或多个鳍部上形成相应的逻辑晶体管和虚设晶体管的扩散电极和栅极堆叠，并且其中形成深沟槽通孔包括：蚀刻扩散区或栅极区以去除相应的扩散电极或栅极堆叠；以及利用导电材料填充经蚀刻的扩散区或栅极区。

示例14是示例13的方法，其中形成深沟槽通孔进一步包括从扩散区或栅极区去除多个鳍部中的一个或多个鳍部。

示例15是示例13的方法，其中填充经蚀刻的扩散区或栅极区包括：在相应的扩散区或栅极区中的一个或多个鳍部周围填充导电材料。

示例16是示例13至15中任一项的方法，其中填充经蚀刻的扩散区包括：形成深沟槽通孔的第一部分和第二部分，其中第一部分处于第二部分上，并且在与多个鳍部的长轴横切的方向上具有比第二部分更大的宽度。

示例17是一种计算机系统，其包括：电路板；以及耦合到电路板的集成电路（IC）管芯。IC管芯包括：逻辑层，其包括具有半导体材料的多个鳍部的晶体管阵列，以形成多个逻辑晶体管和虚设晶体管；在逻辑层的前侧上的前侧互连；在逻辑层的后侧上的后侧互连；以及逻辑层中的深沟槽通孔，用以将前侧互连与后侧互连电耦合，其中深沟槽通孔处于虚设晶体管的扩散区或栅极区中。

示例18是示例17的计算机系统，其中虚设晶体管处于多个逻辑晶体管中的各个逻辑晶体管之间。

示例19是示例17或示例18的计算机系统，其中深沟槽通孔处于扩散区中，并且其中侧壁间隔部处于扩散区与邻近的栅极区之间。

示例20是示例17或示例18的计算机系统，其中深沟槽通孔处于栅极区中，并且其中侧壁间隔部处于栅极区与邻近的扩散区之间。

示例21是示例17的计算机系统，其中多个鳍部中的一个或多个鳍部处于扩散区或栅极区中，并且其中深沟槽通孔处于一个或多个鳍部周围。

示例22是示例17至21中任一个的计算机系统，其中多个鳍部中的一个或多个鳍部与深沟槽通孔邻近，并且其中一个或多个鳍部不延伸到深沟槽通孔中。

示例23是示例17至22中任一个的计算机系统，其中深沟槽通孔延伸跨越多个鳍部中的许多个鳍部。

示例24是示例17至23中任一个的计算机系统，进一步包括耦合到IC管芯的天线、显示器、网络适配器或存储器设备中的一个或多个。

本公开的实施例的说明性实现方式的以上描述（包括在摘要中描述的内容）不意图是穷尽的或将本公开限制成所公开的确切形式。尽管出于说明性目的，在本文中描述了本公开的具体实现方式和针对本公开的示例，但如相关领域中的技术人员将认识到的，在本公开的范围内各种等价修改是可能的。

鉴于上面的详细描述，可以对本公开作出这些修改。所附权利要求中使用的术语不应当被解释为将本公开限制成在说明书和权利要求中公开的具体实现方式。而是，本公开的范围完全由要根据权利要求解释的既定规则来理解的所附权利要求来确定。