阅读说明：本技术 一种扇出芯片封装结构及封装方法 (A kind of fan-out chip packaging structure and packaging method ) 是由 姚大平 于 2019-08-28 设计创作，主要内容包括：本发明公开了一种扇出芯片封装结构及封装方法,该封装结构包括：塑封体,内部封装有至少一颗芯片；芯片的器件面显露于塑封体外；互连层,设置于塑封体上器件面所在的表面,内部设置有与芯片的焊盘相对应的导电凸点；导电凸点用于将相应的焊盘引出至互连层上表面；重布线层,设置于互连层上；重布线层与凸点电耦合。通过设置于重布线层与塑封体之间的互连层,使得封装塑封体与芯片之间的界面应力经过互连层之后有了较大幅度的降低,从而使得重布线层所受到的应力能够较大幅度地减小,即使细窄重布线受界面应力的影响而疲劳断裂的可能性也大大降低,提高了该封装结构的可靠性。(The invention discloses a kind of fan-out chip packaging structure and packaging method, which includes: plastic-sealed body, and enclosed inside has an at least chips；The device side of chip is revealed in outside plastic-sealed body；Interconnection layer is set on plastic-sealed body the surface where device side, is internally provided with conductive salient point corresponding with the pad of chip；Conductive salient point is used to corresponding pad leading to interconnection layer upper surface；Layer is rerouted, is set on interconnection layer；Layer is rerouted to be electrically coupled with salient point.By being set to the interconnection layer rerouted between layer and plastic-sealed body, so that the interfacial stress between encapsulation plastic-sealed body and chip is by there is reduction by a relatively large margin after interconnection layer, so that rerouting stress suffered by layer can greatly reduce, even if narrower reroute is influenced and a possibility that fatigue fracture is greatly reduced by interfacial stress, the reliability of the encapsulating structure is improved.)

一种扇出芯片封装结构及封装方法

技术领域

本发明涉及半导体集成电路封装技术领域，尤其涉及到一种扇出芯片封装结构及封装方法。

背景技术

晶圆级扇出型封装技术作为系统集成封装领域中的性价比最突出的技术，凭借其高密度、轻薄短小、良好的散热性能和良好的电学性能等优点，逐步引领未来系统集成技术发展的方向。目前扇出型封装技术正朝着诸如多芯片、薄型封装和三维系统集成等下一代封装技术方向发展。

但是目前扇出封装技术仍然存在很多待解决的难题，其中多颗芯片集成重布线的可靠性问题就是难题之一。具体地，由于封装体内各种材料热膨胀系数差异较大，特别是芯片主体的材料硅与塑封材料之间的膨胀系数相差较大，因此在芯片以及封装材料所在表面进行重布线时，重布线往往受到较大的拉、压或剪切应力的作用，而引起重布线开裂，导致整个封装器件失效。当重布线较为细窄时更为明显，重布线的线宽越细(特别是线宽小于5微米以下)，在同样的应力状态，其失效的可能性就越大，这在多引脚的高端芯片封装中已经成为不可忽视的问题，是为了获得高可靠性的封装器件必须克服的难题。

发明内容

因此，本发明要解决的技术问题在于，解决现有的封装结构中的重布线容易在芯片和塑封材料的膨胀系数不匹配情况下而受应力断裂失效，封装结构的可靠性较低的问题。

为此，根据第一方面，本发明提供了一种扇出芯片封装结构，包括：塑封体，内部封装有至少一颗芯片；芯片的器件面显露于塑封体外；互连层，设置于塑封体上器件面所在的表面，内部设置有与芯片的焊盘相对应的导电凸点；导电凸点用于将相应的焊盘引出至互连层上表面；重布线层，设置于互连层上；重布线层与凸点电耦合。

可选地，导电凸点与器件面垂直。

可选地，互连层包括介质层以及形成在介质层内的导电凸点；其中，介质层为光敏性干膜层、氧化硅层或者氮化硅层。

可选地，互连层的厚度为重布线层厚度的1-3倍。

根据第二方面，本发明提供了一种扇出芯片封装方法，包括以下步骤：提供塑封体；其中，塑封体内部封装有至少一颗芯片；芯片的器件面显露于塑封体外；在塑封体上器件面所在的表面制备互连层；互连层内部设置有与芯片的焊盘相对应的凸点；导电凸点用于将对应的焊盘引出至互连层上表面；在互连层上制备重布线层，重布线层与凸点电耦合。

可选地，在塑封体上器件面所在的表面制备互连层的步骤之前，还包括：在塑封体远离芯片的器件面的表面上贴装临时基板。

可选地，在塑封体上器件面所在的表面制备互连层的步骤包括：在塑封体上器件面所在的表面形成介质层；在介质层中形成显露芯片的焊盘的盲孔；在盲孔中填充导电材料形成导电凸点，以制备出互连层。

可选地，介质层为光敏性干膜层、氧化硅层或者氮化硅层。

可选地，互连层的厚度为重布线层厚度的1-3倍。

本发明提供的技术方案，具有如下优点：

1、本发明提供的扇出芯片封装结构，通过在塑封体上芯片的器件面所在的表面设置互连层，并通过互连层内部与芯片的焊盘相应设置的导电凸点将焊盘引至互连层上表面，使与导电凸点互连的重布线在单一材质的互连层表面上走线，来自底部界面应力的影响就较小，同时，由于重布线层与塑封体之间设置的互连层，使得塑封体与芯片的界面应力经过互连层阻挡之后有了较大幅度的降低，从而重布线层所受到的应力能够较大幅度地减小，即使细窄重布线受界面应力的影响而疲劳断裂的可能性也大大降低，提高了该封装结构的可靠性。

2、本发明提供的扇出芯片封装结构，通过将导电凸点与芯片的器件面垂直设置，使该导电凸点平行于塑封体内的芯片的靠近导电凸点的界面，也即平行于两种膨胀系数差异较大的材料之间的界面，所受到的拉压或剪切应力就较小，可靠性较高，同时，与芯片的器件面垂直设置的导电凸点能够实现芯片的焊盘与互连层表面的重布线层最短距离的电耦合，从而能够进一步提高该封装结构的可靠性。

3、本发明提供的扇出芯片封装结构，通过将互连层的厚度设置为重布线层厚度的1-3倍，也即互连层要具有一定的厚度，保证互连层能够承载外来的应力影响，从而使得位于互连层上的重布线层受到不同材料之间物理性能差异所产生的内应力影响最小化，进一步减小重布线断裂失效的可能性，提高该封装结构的可靠性。

4、本发明提供的扇出芯片封装方法，通过在塑封体上芯片的器件面上制备互连层，并且在该互连层内部设置用于将对应的焊盘引出至互连层上表面导电凸点，导电凸点从焊盘引出与重布线电耦合，使与导电凸点互连的重布线在单一材质的互连层表面上走线，来自底部界面应力的影响就较小，同时，由于重布线层与塑封体之间设置有互连层，使得塑封体与芯片的界面所产生的应力经过互连层之后有了较大幅度的降低，从而使得重布线层所受到的应力能够较大幅度地减小，即使细窄重布线受界面应力导致疲劳断裂的可能性也大大降低，提高了该封装结构的可靠性。

附图说明

为了更清楚地说明本发明

具体实施方式

或现有技术中的技术方案，下面将对具体实施方式或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图是本发明的一些实施方式，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1为实施例1提供的一种扇出芯片封装结构的结构示意图；

图2为实施例2提供的一种扇出芯片封装方法的一种工艺流程图；

图3为执行实施例2中步骤S201所呈现的结构示意图；

图4和图5为执行实施例2中步骤S202所呈现的结构示意图；

图6为执行实施例2中步骤S204所呈现的结构示意图；

附图标记说明：

1-塑封体；11-芯片；12-塑封层；2-互连层；21-导电凸点；210-盲孔；22-介质层；3-重布线层；4-基板；41-第一临时键合胶；5-临时基板；51-第二临时键合胶。

具体实施方式

下面将结合附图对本发明的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

在本发明的描述中，需要说明的是，术语“上”、“下”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本发明和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本发明的限制。此外，术语“第一”、“第二”、“第三”仅用于描述目的，而不能理解为指示或暗示相对重要性。

实施例1

本实施例提供了一种扇出芯片封装结构，如图1所示，该封装结构包括：塑封体1，互连层2和重布线层3。

如图1所示，塑封体1内部封装有至少一颗芯片11，并且芯片11的器件面均显露于塑封体1外。在这里，芯片11的器件面是指芯片11的焊盘所在的表面，具体地，可以首先按照芯片11的器件面朝向基板4的方向，将芯片11贴装在基板4上，再在基板4上注入塑封料形成包封芯片11除了器件面以外的五个表面的塑封层12，然后将塑封层12以及芯片11从基板4上剥离，从而形成塑封体1。

如图1所示，互连层2设置于塑封体1上芯片11的器件面所在的表面，并且互连层2内部设置有与芯片11的焊盘相对应的导电凸点21，该导电凸点21用于将对应的焊盘引出至互连层2上表面。在这里，需要说明的是，互连层2上表面是指在图1所示位置下的互连层2的上表面，而不是封装结构处于任意位置下的互连层2的上表面，在本发明实施例中，互连层2上表面具体是指，互连层2远离芯片11的器件面的表面。

在这里，互连层2中除了导电凸点21以外的部分均为介质层22，也即互连层2可以通过在设置于塑封体1上芯片11的器件面所在的表面上的介质层22中制备导电凸点21形成，具体地，可以通过在介质层22中形成显露芯片11的焊盘的盲孔210，然后在盲孔210中填充导电材料形成导电凸点21。

在这里，为了增强互连层2的强度，使其在受到来自塑封层12与芯片11的界面的应力形变程度较小，从而减小对其上设置的重布线层3的影响，可以选用强度较高的硅基无机化合物作为介质层22，例如，可以将介质层22的材料设置为氧化硅或者氮化硅，当然，也可以将其设置为光敏性干膜等其他介质材料层，此外，还可通过增加介质层22的厚度增加互连层2的强度，例如，可以将介质层22的厚度设置为重布线层3的1-3倍，如1.5倍、2倍、3倍等。

如图1所示，重布线层3设置于互连层2上，且重布线层3与导电凸点21电耦合。在这里，重布线层3可以为一层或者多层，图1以两层为例进行了示出，需要说明的是，虽然图1中示出的两层重布线层(靠近互连层的重布线层以及远离互连层的重布线层)在厚度上存在较大差异，但是仅是为了方便示出远离互连层的重布线层的结构，实际上二者并不会存在如此大的差异。

同时，需要说明的是，上述将介质层22的厚度设置为重布线层3的1-3倍，是指介质层22的厚度可以为一层重布线层3的1-3倍。

在本发明实施例中，通过在塑封体1上芯片11的器件面所在的表面设置互连层2，并通过互连层2内部与芯片11的焊盘相应设置的导电凸点21将焊盘引至互连层2上表面，使重布线在单一材质的互连层2表面上走线，来自底部界面应力的影响就较小，同时由于重布线层3与塑封体1设置有互连层2，使得塑封层12与芯片11的界面应力经过互连层2之后有了较大幅度的降低，从而使得重布线层3受到的应力能够较大幅度地减小，即使细窄重布线受界面应力的影响而疲劳断裂的可能性也大大降低，提高了该封装结构的可靠性。

在本发明实施例的另一种实施方式中，导电凸点21与器件面垂直设置，从而使该导电凸点21平行于塑封体1内的芯片11的靠近导电凸点21的界面(芯片11中垂直于器件面的四个表面所在界面)，也即平行于两种膨胀系数差异较大的材料之间的界面，所受到的拉压或剪切应力就较小，可靠性较高，同时，与芯片11的器件面垂直设置的导电凸点21能够实现芯片11的焊盘与互连层2表面的重布线层3最短距离的电耦合，从而能够进一步提高该封装结构的可靠性。

实施例2

本实施例提供了一种扇出芯片封装方法，且实施例1中的封装结构可以根据该方法及其优选实施方式制备，已经进行过说明的不再赘述。

本实施例提供的扇出芯片封装方法，如图2所示，包括如下步骤：

S201：提供塑封体。

在这里，如图3所示，塑封体1内部封装有至少一颗芯片11，且芯片11的器件面显露于塑封体1外。

具体地，如图3所示，可以通过以下步骤制备塑封体1：

步骤A1：在一基板4上贴第一临时键合胶41。

步骤A2：将芯片11按照芯片11的器件面朝向第一临时键合胶41的方向粘贴于第一临时键合胶41上。

步骤A3：在第一临时键合胶41上设置塑封装料，以形成包封芯片11除器件面以外的五个表面的塑封层12。

步骤A4：将基板4以及第一临时键合胶41剥离，得到塑封体1。在这里，当基板4以及第一临时键合胶41剥离后，还需要清洗芯片11的器件面，以使芯片11的焊盘完全显露。

在这里，可根据后续制备互连层2以及重布线层3时对塑封层12的强度的要求形成相应厚度的塑封层12，当然，在该封装方法执行结束后，可以对塑封层12进行研磨，从而减小最终制得的封装结构的厚度。

S202：在塑封体上器件面所在的表面制备互连层。

在这里，如图5所示，互连层2内部设置有与芯片11的焊盘相对应的导电凸点21，导电凸点21用于将对应的焊盘引出至互连层2上表面。

在这里，互连层2中除了导电凸点21以外的部分均为介质层22，也即互连层2可以通过在设置于塑封体1上芯片11的器件面所在的表面上的介质层22中制备导电凸点21形成，具体地，如图4和图5所示，可以通过在介质层22中形成显露芯片11的焊盘的盲孔210，然后在盲孔210中填充导电材料形成导电凸点21。

在这里，为了增强互连层2的强度，更好地承载来自塑封层12与芯片11的界面应力，从而减小对其上设置的重布线层3的影响，可以选用强度较高的硅基无机化合物作为介质层22，例如，介质层22可设置为氧化硅层或者氮化硅层。当然，也可以设置为光敏性干膜层等其他介质层，并可通过增加介质层22的厚度增加其强度，例如可以将介质层22的厚度设置为重布线层3的1-3倍，如1.5倍、2倍、3倍等。

具体地，当介质层22为光敏性干膜层时，可以通过以下步骤制备互连层2：

步骤B1：在塑封体1上芯片11的器件面所在的表面粘贴光敏性干膜。

步骤B2：曝光、显影光敏性干膜，在光敏性干膜中形成显露芯片11的焊盘的盲孔210。

步骤B3：加热固化显影后的光敏性干膜，使其成为介质绝缘层，并在盲孔210中填充导电材料，形成导电凸点21，以制备出互连层2。

具体地，当介质层22为氧化硅层或者氮化硅层时，可以通过以下步骤制备互连层2：

C1：在塑封体1上芯片11的器件面所在的表面上形成介质层22，介质层22为氧化硅膜或氮化硅膜。在这里，可以采用旋转涂敷硅玻璃方法、或者化学气相沉积方法在塑封体1芯片11的器件面所在的表面上形成介质层22，具体地，可以采用等离子化学气相沉积法制备介质层22。

C2：在介质层22上形成光阻膜，并进行曝光和显影。

C3：刻蚀介质层22，在介质层22中形成显露芯片11的焊盘的盲孔210。在这里，可以采用湿法或者干法刻蚀的工艺方法，刻蚀介质层22。在这里，当刻蚀结束后，去除剩下的所有光阻膜。

C4：在盲孔210中填充导电材料，形成导电凸点21，以制备出互连层2。

S203：在互连层上制备重布线层，重布线层与导电凸点电耦合。

在这里，重布线层3可以为一层或者多层，如图1所示，其以两层重布线层3为例进行了示出，同时，需要说明的是，上述将介质层22的厚度设置为重布线层3的1-3倍，是指介质层22的厚度可以为一层重布线层3的1-3倍。

在本发明实施例中，通过在塑封体1上芯片11的器件面上制备互连层2，并且在该互连层2内部设置用于将对应的焊盘引出至互连层2上表面导电凸点21，使与导电凸点21互连的重布线在单一材质的互连层2表面上走线，来自底部界面应力的影响就较小，同时，由于重布线层3与塑封体1之间设置的互连层2，使得塑封层12与芯片11的界面应力经过互连层2阻挡之后有了较大幅度的降低，从而重布线层3所受到的应力能够较大幅度地减小，即使细窄重布线受界面应力的影响而疲劳断裂的可能性也大大降低，提高了该封装结构的可靠性。

在本发明实施例的另一种实施方式中，可以将导电凸点21与器件面垂直设置，从而使该导电凸点21平行于塑封体1内的芯片11的靠近导电凸点21的界面(芯片11中垂直于器件面的四个表面所在界面)，也即平行于两种膨胀系数差异较大的材料之间的界面，所受到的拉压或剪切应力就较小，可靠性较高，同时，与芯片11的器件面垂直设置的导电凸点21能够实现芯片11的焊盘与互连层2表面的重布线层3最短距离的电耦合，从而能够进一步提高该封装结构的可靠性。

作为本发明实施例的一种可选实施方式，当步骤S201中提供的塑封体1的厚度较低，无法满足后续制备互连层2以及重布线层3时的强度要求时，或者为了进一步减小在制备互连层2以及重布线层3的过程中塑封体1的翘曲，如图2所示，在步骤S202之前还可以包括以下步骤：

S204：在塑封体远离芯片的器件面的表面上贴装临时基板。

具体地，如图6所示，可以首先在塑封体1远离芯片11的器件面的表面上贴第二临时键合胶51，然后将临时基板5粘贴于该第二临时键合胶51上，完成临时基板5的贴装。

在这里，当步骤S203作业结束，可以将临时基板5以及第二临时键合胶51剥离。

显然，上述实施例仅仅是为清楚地说明所作的举例，而并非对实施方式的限定。对于所属领域的普通技术人员来说，在上述说明的基础上还可以做出其它不同形式的变化或变动。这里无需也无法对所有的实施方式予以穷举。而由此所引伸出的显而易见的变化或变动仍处于本发明的保护范围之中。