用于增强可靠性的jbs碳化硅二级管器件结构及制造方法
阅读说明：本技术 用于增强可靠性的jbs碳化硅二级管器件结构及制造方法 (JBS silicon carbide diode device structure for enhancing reliability and manufacturing method ) 是由 不公告发明人 于 2021-09-08 设计创作，主要内容包括：本发明提供了一种用于增强可靠性的JBS碳化硅二级管器件结构及制造方法,包括碳化硅衬底、多层外延层、正面电极、势垒层、N型硅原子层、P型扩散区、P型分压环、N型截止环、复合终端钝化层、欧姆接触层以及背面电极；形成具有隔离缓冲层的双层碳化硅外延层,减少了碳化硅衬底的缺陷,提高产品的良品率和可靠性；通过N型截止环,可以有效的截断漏电通道产生的漏电流,有助于减少器件边缘漏电量大的情况发生；通过N型硅原子层,使得N型硅原子层与金属形成硅基势垒合金层,避免了碳化硅合金层带来的高势垒,降低正向导通时的势垒高度,使得JBS碳化硅二极管的正向开启电压VF大幅度降低,降低了二极管的开通损耗,提高了系统可靠性。(The invention provides a JBS silicon carbide diode device structure for enhancing reliability and a manufacturing method thereof, wherein the JBS silicon carbide diode device structure comprises a silicon carbide substrate, a plurality of epitaxial layers, a front electrode, a barrier layer, an N-type silicon atomic layer, a P-type diffusion region, a P-type voltage division ring, an N-type stop ring, a composite terminal passivation layer, an ohmic contact layer and a back electrode; the double-layer silicon carbide epitaxial layer with the isolation buffer layer is formed, so that the defects of a silicon carbide substrate are reduced, and the yield and the reliability of products are improved; the N-type stop ring can effectively stop leakage current generated by a leakage channel, and is beneficial to reducing the occurrence of large leakage amount at the edge of a device; through the N-type silicon atomic layer, the N-type silicon atomic layer and the metal form a silicon-based barrier alloy layer, high barrier caused by the silicon carbide alloy layer is avoided, the barrier height during forward conduction is reduced, the forward opening voltage VF of the JBS silicon carbide diode is greatly reduced, the opening loss of the diode is reduced, and the system reliability is improved.)
技术领域
本发明涉及JBS碳化硅二级管结构设计技术领域，具体地，涉及一种用于增强可靠性的JBS碳化硅二级管器件结构及制造方法。
背景技术
SiC(碳化硅)由于其禁带宽度是硅原子的3倍，高击穿场强(0.8E16～3E16V/cm)，是Si的10倍，以及高热导率(4.9W/cmK)，约是Si的3.2倍，因此，也称为宽禁带半导体材料，在产业界则称为第三代半导体材料，可在高温、高功率、高频的操作环境下正常发挥器件性能。因此第三代半导体-SIC(碳化硅)因其高禁带宽度、高阻断电压和高热导率等特性，成为制作高温、高频、抗辐射和大功率电力电子器件的理想半导体材料。
目前市场上存在普通平面型二级管和JBS二极管，普通平面型二级管由于正向压降低，功率小，开关速度高在直流低压大电流领域得到了广泛应用。但是，传统的平面型二极管的低压降、小功耗是以低势垒为前提的。较低的势垒高度会使器件反向漏电流增加，最高工作温度降低。
JBS二级管与普通平面型二级管的区别是，JBS在普通平面二级管的N-漂移区集成多个梳状的P型扩散区。相邻P型区之间的电流通道设计成在零偏和正偏时，保证不被夹断，允许正向电流通过栅间电流通道从器件的阳极流到阴极。在反偏时，当反偏压超过一定电压时，相邻的结耗尽区交迭，引起耗尽层穿通。耗尽层穿通后将在沟道中形成势垒，并使耗尽层向N-衬底扩展。因此势垒层屏蔽了外加电压对势垒的影响，防止了势垒降低现象的发生，反向漏流降低，器件耐压提高。
现有公开号为CN112289848A的中国专利，其公开了一种低功耗高性能超级结JBS二极管及其制造方法。利用传统硅基工艺技术制造一种低功耗高性能超级结JBS二极管，制作成本低；采用的大面积、高浓度、大结深特点的P重掺杂柱形区与N柱形漂移区，降低了正向导通电阻；形成超级结，通过优化电场分布，实现良好的反向阻断特性；通过对超级结参数的优化，可实现更高的阻断耐压，降低器件通态和断态功耗。
发明人认为现有技术中的JBS二极管容易受到衬底缺陷和界面不稳定性的影响，造成器件的可靠性差，且对于碳化硅器件在反向工作时，尤其在高温条件下工作时，当氧化层上的表面电荷足以引起n型半导体内产生较大漏电通道，器件边缘容易出现漏电大的问题，存在待改进之处。
发明内容
针对现有技术中的缺陷，本发明的目的是提供一种用于增强可靠性的JBS碳化硅二级管器件结构及制造方法。
根据本发明提供的一种用于增强可靠性的JBS碳化硅二级管器件结构,包括碳化硅衬底、多层外延层、正面电极、势垒层、N型硅原子层、P型扩散区、P型分压环、N型截止环、复合终端钝化层、欧姆接触层以及背面电极；所述背面电极、欧姆接触层以及碳化硅衬底从下往上依次叠加，所述多层外延层设置在碳化硅衬底的上方，所述P型扩散区、P型分压环以及N型截止环三者均设置在位于最上层的外延层内，所述P型扩散区设置在位于最上层的外延层的中部，所述P型分压环设置在P型扩散区的外侧，所述N型截止环在P型分压环的内外两侧分别设置有一组或多组；所述势垒层和正面电极二者在多层外延层上从下往上依次叠加，所述N型硅原子层设置在势垒层内，所述复合终端钝化层设置在多层外延层上，且所述复合终端钝化层将正面电极半包围并使正面电极的上表面局部裸露。
优选地，所述复合终端钝化层包括二氧化硅层、氮化硅层以及聚酰亚胺层，所述二氧化硅层、氮化硅层以及聚酰亚胺层在多层外延层上从下往上依次叠加，且所述二氧化硅层位于正面电极的下方。
优选地，所述氮化硅层和聚酰亚胺层二者均覆盖正面电极上表面的边缘。
优选地，所述多层外延层包括隔离缓冲层、第一外延层以及第二外延层，所述隔离缓冲层、第一外延层以及第二外延层三者在碳化硅衬底上从下往上依次叠加。
优选地，所述隔离缓冲层包括N型碳化硅导电材料，厚度在0.5um至1.5um之间，电阻率在1016-1017之间。
优选地，所述第一外延层和第二外延层二者均包括N型碳化硅导电材料；所述第一外延层的厚度在0.5um至5um之间，所述第一外延层的电阻率在1016-1017之间；所述第二外延层的厚度在2um至50um之间，所述第二外延层的电阻率在1015-1016之间。
根据本发明提供的一种用于增强可靠性的JBS碳化硅二级管器件的制造方法，制作方法包括如下步骤：S1、准备所述碳化硅衬底，并在所述碳化硅衬底的上表面生长隔离缓冲层；S2、在所述隔离缓冲层的上表面分两次或多次淀积形成多层外延层；S3、在位于最上层的所述多层外延层的外表面通过淀积生成二氧化硅保护层，再通过光刻胶的涂布曝光显影工艺进行刻蚀处理形成N型区窗口，之后再通过多次N离子注入形成N型截止环；S4、去除二氧化硅保护层并烘干；S5、在位于最上层的所述碳化硅外延层的外表面通过淀积生成二氧化硅保护层，再通过光刻胶的涂布曝光显影工艺进行刻蚀处理形成P型区分压环窗口及有源区中P型扩散区窗口，之后再通过多次P离子注入形成P型分压环和P型扩散区；S6、去除二氧化硅保护层并烘干；S7、通过溅射或涂布PR胶的方式淀积碳膜，之后进行高温退火激活，然后再去除碳膜；S8、在位于最上层的所述碳化硅外延层的上方进行热氧生长二氧化硅层，S9、在所述二氧化硅层上通过光刻胶的涂布曝光显影工艺进行刻蚀，形成电极窗口；S10、采用原子层淀积工艺或分子束外延工艺在多层外延层的上方淀积Si材料，形成N型硅原子层；S11、通过光刻胶的涂布曝光显影工艺进行刻蚀，使得N型硅原子层覆盖在有源区上且避开所述P型扩散区；S12、在电极窗口处淀积金属形成所述势垒层；S13、在所述势垒层上淀积金属或复合金属，并通过光刻胶的涂布曝光显影工艺进行刻蚀形成所述正面电极；S14、在所述二氧化硅层的上方依次淀积氮化硅层和聚酰亚胺层，通过光刻胶的涂布曝光显影工艺进行刻蚀使所述正面电极顶部的部分区域裸露；S15、通过研磨将所述碳化硅衬底的厚度减薄到100um-300um；S16、在所述碳化硅衬底的背面淀积金属镍形成所述欧姆接触层，并进行激光退火；S17、在所述欧姆接触层的背面淀积金属或复合金属形成背面电极。
优选地，对于步骤S3，N型离子注入为氮离子，注入温度为300-700度，注入能量为300-600kev。
优选地，对于步骤S5，P型离子注入为AL离子或硼离子，注入温度为300-700度，注入能量30-800kev。
优选地，对于步骤S8，热氧温度在1300-2000度之间，氧化厚度为10-1000埃。
与现有技术相比，本发明具有如下的有益效果：
1、本发明通过带有阻挡缓冲层的双层碳化硅外延，减少了碳化硅衬底缺陷在同质外延时延伸到碳化硅外延中，减少了碳化硅衬底的缺陷，从而有助于提高产品的良品率和可靠性；且通过N型截止环，可以有效的截断漏电通道产生的漏电流，从而有助于减少器件边缘漏电量大的情况发生；
2、本发明通过在第二外延层表面淀积薄层的N型硅原子层，使得N型硅原子层与金属形成硅基势垒合金层，避免了碳化硅合金层带来的高势垒，可有效降低正向导通时的势垒高度，进而使得JBS碳化硅二极管的正向开启电压VF大幅度降低，降低了二极管的开通损耗提高了系统可靠性；
3、本发明通过二氧化硅层、氮化硅层以及聚酰亚胺层形成了多层复合终端钝化层结构，有助于提高对终端的整体保护效果；并解决了不同薄膜间存在应力大的问题以及与金属层材料的膨胀系数不匹配的问题、降低了薄膜间的内应力，提升了产品抗封装能力，降低了晶圆加工以及封装过程中的碎芯率，增强了器件的可靠性。
附图说明
通过阅读参照以下附图对非限制性实施例所作的详细描述，本发明的其它特征、目的和优点将会变得更明显：
图1为本发明主要体现JBS碳化硅二级管整体剖面的层结构示意图；
图2为本发明主要体现JBS碳化硅二级管制作方法的流程图。
图中所示：
具体实施方式
下面结合具体实施例对本发明进行详细说明。以下实施例将有助于本领域的技术人员进一步理解本发明，但不以任何形式限制本发明。应当指出的是，对本领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干变化和改进。这些都属于本发明的保护范围。
如图1所示，根据本发明提供的一种用于增强可靠性的JBS碳化硅二级管器件结构，包括碳化硅衬底1、多层外延层98、正面电极70、势垒层40、N型硅原子层90、P型扩散区10、P型分压环20、N型截止环30、复合终端钝化层99、欧姆接触层100以及背面电极110。
如图1所示，背面电极110、欧姆接触层100以及碳化硅衬底1三者从下往上依次叠加。碳化硅衬底1为N型导电材料制成的层结构，且碳化硅衬底1的厚度在200-400um，优选200um。欧姆接触层100由金属镍在碳化硅衬底1的背面淀积而成，且欧姆接触层100的厚度在50nm到1000nm之间，优选1000nm。背面电极110由金属或复合金属在欧姆接触层100的背面淀积而成，背面电极110包括但不限于钛金属层、镍金属层、银金属层以及连续多层金属组合而成的合金层，且背面电极110的厚度在1-10um之间，优选5um。
如图1所示，多层外延层98包括隔离缓冲层11、第一外延层12以及第二外延层13，隔离缓冲层11生长在碳化硅衬底1的上表面，隔离缓冲层11为N型碳化硅导电材料层，隔离缓冲层11的厚度在0.5um至1.5um之间，优选1um；电阻率在1016-1017之间。第一外延层12和第二外延层13在隔离缓冲层11的上表面从下向上依次生长，第一外延层12和第二外延层13均为N型碳化硅导电材料制成。
第一外延层12的厚度在0.5um至5um之间，优选5um，且第一外延层12的电阻率在1016-1017之间。第二外延层13的厚度在2um至50um之间，优选20um，第二外延层13的电阻率在1015-1016之间。使用带有隔离缓冲层11、第一外延层12以及第二外延层13的多层外延层98，能够减少碳化硅衬底1缺陷在同质外延时延伸到碳化硅外延层中，降低了碳化硅衬底1的缺陷，提升了产品的良品率及可靠性。
P型扩散区10、P型分压环20以及N型截止环30三者均安装在第二外延层13的上侧，P型扩散区10在第二外延层13的中部等间隔对称嵌设安装有六组，P型分压环20通过离子注入在第二外延层13内同心间隔安装有五个，且五个P型分压环20均位于P型扩散区10的外侧，N型截止环30通过离子注入在第二外延层13上嵌设安装有两个，两个N型截止分别位于五个P型分压环20的内侧和外侧，且两个N型截止环30均与五个P型分压环20同心。在第二外延层13最外侧的N型截止环30，能够耗尽层外的氧化层边缘充当漏电通道截止作用，可以有效的截断漏电通道产生的漏电流，并且能够有效的减少多种情况下导致的P型分压环20的损伤。
势垒层40为肖特基势垒层，势垒层40通过淀积生长在第二外延层13顶壁的中部，势垒层40包括但不限于钛层、镍层、钼层、铂层、铬层以及合金层。正面电极70在肖特基势垒层40的上方通过淀积生长而成，正面电极70包括但不限于钛层、镍层、钼层、铂层、铬层以及合金层，正面电极70的厚度在1-10um之间，优选5um。N型硅原子层90的厚度为50-300nm以内，电阻率1017-1018，N型硅原子层90在势垒层40内嵌入安装有七块，七块N型硅原子层90均与第二外延层13接触，且七块N型硅原子层90均避开P型扩散区10。
通过在第二外延层13表面淀积薄层的N型硅原子层90，使得N型硅原子层90与金属形成硅基势垒合金层，避免了碳化硅合金层带来的高势垒，可有效降低正向导通时的势垒高度，进而使得JBS碳化硅二极管的正向开启电压VF大幅度降低，降低了二极管的开通损耗提高了系统可靠性。
复合终端钝化层99包括二氧化硅层50、氮化硅层60以及聚酰亚胺层80，二氧化硅层50、氮化硅层60以及聚酰亚胺层80三者在第二外延层13的上表面从下往上依次叠加，且复合终端钝化层99将正面电极70半包围并使正面电极70的上表面的局部裸露。二氧化硅层50的厚度在10-1000埃之间，优选1000埃。氮化硅层60和聚酰亚胺层80二者均覆盖正面电极70的边缘部分，且氮化硅层60的厚度在1000-10000埃之间，优选5000埃；聚酰亚胺层80的厚度在1um-5um之间，优选3um。
通过二氧化硅层50、氮化硅层60以及聚酰亚胺层80三者组成的复合终端钝化层99包围正面电极70，提高了对终端的整体保护程度，并解决了不同薄膜层间存在应力大的问题以及与金属层材料的膨胀系数不匹配的问题、降低了薄膜层间的内应力，提升了产品抗封装能力，降低了晶圆加工以及封装过程中的碎芯率，增强了器件的可靠性。
如图2所示，根据本发明提供的一种用于增强可靠性的JBS碳化硅二级管器件的制造方法，包括上述的一种用于增强可靠性的JBS碳化硅二级管器件结构，制作方法包括如下步骤：
S1、生成隔离缓冲层11：准备碳化硅衬底1，并在碳化硅衬底1的上表面生长隔离缓冲层11，隔离缓冲层11的厚度为1um。
S2、生成碳化硅外延层：在隔离缓冲层11的上表面分两次淀积形成第一外延层12和第二外延层13；第一外延层12的厚度为5um，第二外延层13的厚度为20um。
S3、形成N型截止环30：在第二外延层13的外表面通过淀积生成二氧化硅保护层，二氧化硅保护层的厚度在1-2um之间。再通过光刻胶的涂布曝光显影工艺进行刻蚀处理形成N型区窗口，之后再通过多次N离子注入形成N型截止环30；N型离子注入为氮离子，注入温度为300-700度，注入能量为300-600kev。
S4、清除二氧化硅保护层：去除二氧化硅保护层并烘干，去除二氧化硅保护层后可采用清洗液清洗，并采用去离子水进行反复清洗、氮气吹干、烘干等过程。
S5、形成P型分压环20和P型扩散区10：在第二外延层13的外表面通过淀积生成二氧化硅保护层，二氧化硅保护层的厚度在1-2um之间。再通过光刻胶的涂布曝光显影工艺进行刻蚀处理形成P型区分压环窗口及有源区中P型扩散区10窗口，之后再通过多次P离子注入形成P型分压环20和P型扩散区10；P型离子注入为AL离子或硼离子，注入温度为300-700度，注入能量30-800kev。
S6、清除二氧化硅保护层：去除二氧化硅保护层并烘干，去除二氧化硅保护层后可采用清洗液清洗，并采用去离子水进行反复清洗、氮气吹干、烘干等过程。
S7、高温退火激活：通过溅射或涂布PR胶的方式淀积碳膜，碳膜的厚度在10-500nm，之后进行高温退火激活，高温退火激活的温度在1300-2000度之间，并使用惰性气体做保护气，然后再去除碳膜；
S8、生长二氧化硅层50：在位于最上层的碳化硅外延层的上方进行热氧生长二氧化硅层50，热氧温度在1300-2000度之间，氧化厚度为10-1000埃。
S9、形成电极窗口：在二氧化硅层50上通过光刻胶的涂布曝光显影工艺进行刻蚀，形成电极窗口。
S10、形成N型硅原子层90：采用原子层淀积工艺或分子束外延工艺在多层外延层98的上方淀积Si材料，形成N型硅原子层90。
S11、通过光刻胶的涂布曝光显影工艺进行刻蚀，使得N型硅原子层90覆盖在有源区上且避开P型扩散区10。
S12、生长势垒层40：在电极窗口处淀积金属形成势垒层40，淀积金属与N型硅原子层90合金温度为500-600度。
S13、生长正面电极70：在肖特基势垒层40上淀积金属或复合金属，并通过光刻胶的涂布曝光显影工艺进行刻蚀形成正面电极70；正面电极70的厚度在1-10um之间。
S14、生长氮化硅层60和聚酰亚胺层80：在二氧化硅层50的上方依次淀积氮化硅层60和聚酰亚胺层80，通过光刻胶的涂布曝光显影工艺进行刻蚀使正面电极70顶部的部分区域裸露；氮化硅层60的厚度在1000-10000埃之间，聚酰亚胺层80的厚度在1um-5um之间。
S15、研磨碳化硅衬底1：通过研磨将碳化硅衬底1的厚度减薄到100um-300um。
S16、形成欧姆接触层100：在碳化硅衬底1的背面淀积金属镍形成所述欧姆接触层100，欧姆接触层100的厚度在50nm-1000nm之间，并用激光退火。
S17、形成背面电极110：在欧姆接触层100的背面淀积金属或复合金属形成背面电极110，背面电极110的厚度在1-10um之间。
工作原理
工作中工作人员依次通过生成隔离缓冲层11、第一外延层12、第二外延层13、形成N型截止环30、清除二氧化硅保护层、形成P型保护环和P型扩散区10、清除二氧化硅保护层、高温退火激活、生长二氧化硅层50、形成电极窗口、形成N型硅原子层90、刻蚀、生长势垒层40、生长正面电极70、生长氮化硅层60和聚酰亚胺层80、研磨碳化硅衬底1、形成欧姆接触层100、形成背面电极110等步骤制作具有隔离缓冲层11的双层碳化硅外延层，并在第二外延层13内设置有N型截止环30，从而降低了碳化硅衬底1的缺陷，提高了产品的良品率以及可靠性，且可以有效的截断漏电通道产生的漏电流，并且能够有效防止多种情况下导致的P型分压环20的损伤。
在本申请的描述中，需要理解的是，术语“上”、“下”、“前”、“后”、“左”、“右”、“竖直”、“水平”、“顶”、“底”、“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本申请和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本申请的限制。
以上对本发明的具体实施例进行了描述。需要理解的是，本发明并不局限于上述特定实施方式，本领域技术人员可以在权利要求的范围内做出各种变化或修改，这并不影响本发明的实质内容。在不冲突的情况下，本申请的实施例和实施例中的特征可以任意相互组合。
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