阅读说明：本技术 半导体存储装置 (Semiconductor storage ) 是由 九鬼知博 滨田龙文 于 2019-02-27 设计创作，主要内容包括：实施方式的半导体存储装置包含：衬底；所述衬底的上方的半导体；单元晶体管,包含形成在所述半导体中的部分；第1氮化硅层,设置在所述单元晶体管的上方；以及第2氮化硅层,设置在所述第1氮化硅层上,具有与所述第1氮化硅层的特性不同的特性。(The semiconductor storage of embodiment includes: substrate；The semiconductor of the top of the substrate；Cell transistor includes the part being formed in the semiconductor；The top of the cell transistor is arranged in 1st silicon nitride layer；And the 2nd silicon nitride layer, it is arranged on the 1st silicon nitride layer, there is the characteristic different from the characteristic of the 1st silicon nitride layer.)

半导体存储装置

[相关申请]

本申请享有以日本专利申请2018-98529号(申请日：2018年5月23日)作为基础申请的优先权。本申请通过参照该基础申请而包含基础申请的全部内容。

技术领域

实施方式大体上涉及一种半导体存储装置。

背景技术

半导体芯片有时会在它的表面具有钝化层。

发明内容

实施方式提供一种高品质的半导体存储装置。

根据一实施方式，半导体存储装置包含：衬底；所述衬底的上方的半导体；单元晶体管，包含形成在所述半导体中的部分；第1氮化硅层，设置在所述单元晶体管的上方；以及第2氮化硅层，设置在所述第1氮化硅层上，具有与所述第1氮化硅层的特性不同的特性。

附图说明

图1概略性地表示第1实施方式的半导体存储装置的截面结构。

图2表示第1实施方式的下侧氮化硅层及上侧氮化硅层的特性。

图3表示第1实施方式的变化例的半导体存储装置的截面结构。

图4表示第2实施方式的下侧氮化硅层及上侧氮化硅层的特性。

图5表示第2实施方式的下侧氮化硅层及上侧氮化硅层的特性。

图6表示第2实施方式的下侧氮化硅层及上侧氮化硅层的特性。

具体实施方式

以下，参照附图对实施方式进行记载。在以下的记载中，存在对具有大致相同的功能及构成的构成要素标注相同符号并省略重复说明的情况。附图是示意性的图，厚度与平面尺寸的关系、各层的厚度的比率等可能与实际不同。另外，附图相互之间也可能包含相互的尺寸关系或比率不同的部分。另外，针对某一实施方式的记载全部都是只要未被明确地或明显地排除，就也适合作为其它实施方式的记载。各实施方式例示了用来使该实施方式的技术思想具体化的装置或方法，实施方式的技术思想并非将构成零件的材质、形状、结构、配置等特定为以下所述。

(第1实施方式)

图1概略性地表示第1实施方式的半导体存储装置1的截面结构。如图1所示，在硅等半导体衬底2的表面区域内形成着n型阱(n阱)3。在n阱3的表面区域内形成着p型阱(p阱)4。也可以代替这种结构，而在衬底2的沿着xy面的上表面上形成MOS(metaloxidesemiconductor，金属氧化物半导体)晶体管，且在衬底2的上表面的上方隔着绝缘体形成导电体，所述导电体在xy面扩展，且作为源极线发挥功能。

在衬底2的上表面上设置着积层体11。积层体包含多个绝缘体13及导电体14。绝缘体13及导电体14在衬底2的上表面的上方沿着xy面扩展，从衬底2的上表面朝向远离衬底2的方向交替地设置。也就是说，绝缘体13的第1层位于衬底2的上表面上，导电体14的第1层位于绝缘体13的第1层的上表面上，绝缘体13的第2层位于导电体14的第1层的上表面上，导电体14的第2层位于绝缘体13的第2层的上表面上，这种结构重复设置。

在位于最上方的导电体14的上表面上设置着绝缘体16。绝缘体16也可以包含多个不同种类的积层而成的绝缘体。

在绝缘体16的下部及积层体11的内部设置着存储柱18。存储柱18具有柱状的形状，沿着z轴延伸，在端部位于衬底2的内部。存储柱18中被各导电体14包围的部分作为1个单元晶体管19发挥功能。

存储柱18包含绝缘体21、半导体22、绝缘体23、绝缘体24、及绝缘体25。绝缘体21在存储柱18的中心沿着z轴延伸，包含例如硅氧化物，或由硅氧化物构成。半导体22沿着z轴延伸，包围绝缘体21，在端部位于p阱4的内部，包含例如多晶硅，或由多晶硅构成。半导体22可作为单元晶体管19的通道区域发挥功能。

绝缘体23沿着z轴延伸，包围半导体22，包含例如硅氧化物与硅氮化物的层，或由硅氧化物与硅氮化物的层构成。绝缘体23可作为单元晶体管19的栅极绝缘体发挥功能。

绝缘体24沿着z轴延伸，包围绝缘体23，包含例如硅氮化物，或由硅氮化物构成。绝缘体23可作为单元晶体管19的电荷蓄积层发挥功能，也就是说，可为了利用单元晶体管19保存数据而捕获电子。

绝缘体24也可以是导电体24。在该情况下，导电体24在沿着z轴的方向上相互被分断，而包含多个独立的部分。导电体24的各部分在沿着y轴的方向上与1个导电体14相对向，可为了利用单元晶体管19保存数据而捕获电子。

绝缘体25沿着z轴延伸，包围绝缘体24，包含例如硅氧化物，或由硅氧化物构成。绝缘体25可作为单元晶体管19的阻挡绝缘体发挥功能。

在绝缘体16及积层体11的内部设置着绝缘体26。绝缘体26沿着xz面扩展，从积层体11的上表面延伸到底面，将导电体14分断。绝缘体26在端部位于p阱4的内部。绝缘体26可具有种类不同的多个绝缘体组合而成的结构。绝缘体26例如可具有使特定的存储柱18的组相互电分离的功能。

在相邻的2个存储柱18之间的区域设置着绝缘体28。绝缘体28跨越绝缘体16的下部与积层体11的上部。绝缘体28从积层体11的上端到达至2～3左右的导电体14的层，将这些导电体14分别分离为沿着y轴并列的2个部分。

在绝缘体16的上表面上设置着氮化硅层29。氮化硅层29沿着xy面扩展，包含氮化硅，或由氮化硅构成。在氮化硅层29的上表面上设置着绝缘体31。在绝缘体31的上部设置着导电体32。在绝缘体31的上表面上设置着绝缘体34。绝缘体34沿着xy面扩展。

在绝缘体34及31、氮化硅层29、及绝缘体16的内部设置着导电性的插塞35。某一插塞35在绝缘体31、氮化硅层29、及绝缘体16的内部沿着z轴延伸，且在底面与1个存储柱18的上表面连接。另一插塞35在绝缘体34及31、氮化硅层29、及绝缘体16的内部沿着z轴延伸，且在底面与1个存储柱18的上表面连接。

在绝缘体34的内部设置着导电性的插塞36。插塞36在底面与导电体32的上表面连接。

在绝缘体34的上表面上设置着绝缘体37。绝缘体37沿着xy面扩展。在绝缘体37的内部设置着导电体39。导电体39含有例如铜(Cu)，或由Cu构成。某一导电体39在底面连接于某一插塞36的上表面。另一导电体39在底面连接于某一插塞36的上表面及某一插塞35的上表面。

在绝缘体37的上表面上设置着绝缘体41。绝缘体41沿着xy面扩展。在绝缘体41的内部设置着导电性的插塞42。插塞42在底面连接于某一导电体39的上表面。

在绝缘体41的上表面上设置着绝缘体43。绝缘体43沿着xy面扩展，包含例如硅氧化物，或由硅氧化物构成。在绝缘体43的下部的内部设置着导电体44。导电体44例如含有铝(Al)，或由Al构成。导电体44在底面连接于插塞42的上表面。导电体44及插塞42可具有双嵌入式结构。

在绝缘体43的上表面上设置着氮化硅层46。氮化硅层46包含氮化硅，或由氮化硅构成。氮化硅层46及绝缘体43具有开口48。开口48从氮化硅层46的上表面贯通绝缘体43的一部分而到达至导电体44的上表面。导电体44的上表面中利用开口48而露出的部分49可作为半导体存储装置1的衬垫发挥功能。

氮化硅层46沿着xy面扩展，可作为钝化层发挥功能，包含氮化硅层51及氮化硅层52。氮化硅层51位于氮化硅层46的下部，且位于绝缘体43的上表面上。以下，存在氮化硅层51被称为下侧氮化硅层51的情况。

氮化硅层52位于下侧氮化硅层51的上表面上，以下，存在被称为上侧氮化硅层52的情况。如下所述，上侧氮化硅层52具有与下侧氮化硅层51的性质不同的性质。

图2表示第1实施方式的下侧氮化硅层51及上侧氮化硅层52的特性。如图2所示，下侧氮化硅层51具有折射率(翘曲容易度)C1、内部应力H1、及密度D1。上侧氮化硅层52具有折射率C2、内部应力H2、及密度D2。而且，折射率C2、内部应力H2、及密度D2满足以下的关系。也就是C2＜C1、及(或)H2＞H1、及(或)D2＞D1。可满足关于这些C2及C1、H2及H1、以及D2及D1的3个不等式中的1个、2个、或3个。

上侧氮化硅层52具有比下侧氮化硅层51的折射率C1低的折射率C2，及(或)上侧氮化硅层52具有比下侧氮化硅层51的内部应力H1高的内部应力H2，因此，上侧氮化硅层52及下侧氮化硅层51能例如以下述方式形成。

例如，下侧氮化硅层51可在SiH₄气体的比率RS1的氛围中形成，另一方面，上侧氮化硅层52可在SiH₄气体的比率RS2(＜RS1)的氛围中形成。

或者，下侧氮化硅层51可在NH₃气体的比率RN1的氛围中形成，另一方面，上侧氮化硅层52可在NH₃气体的比率RN2(＞RN1)的氛围中形成。

或者，下侧氮化硅层51可通过输出O1的RF(radio frequency，射频)的CVD(chemicalvapor deposition，化学气相沉积)形成，另一方面，上侧氮化硅层52可通过输出O2(＞O1)的RF的CVD形成。

上侧氮化硅层52具有比下侧氮化硅层51的密度D1高的密度D2，因此，例如，上侧氮化硅层52可富含N-H，例如，上侧氮化硅层52可具有比下侧氮化硅层51所含的N-H键的量(N-H键的数量)B1更多的N-H键量B2。

＜效果＞

根据第1实施方式，像以下所记载那样，可提供一种具有翘曲较少并且特性较高的单元晶体管19的半导体存储装置1。

使用硅的单元晶体管的特性可通过减少未键结的硅原子的数量而提高。为此，可向硅中供给氢，使在供给氢之前未键结的硅原子与氢原子键结。氢例如可从硅形成后所形成的绝缘体或导电体供给，且例如可从包含氮化硅的钝化层供给。

另外，一般来说，如果半导体芯片在组装步骤中经过退火步骤，那么有时钝化层会因退火步骤而收缩从而导致半导体芯片发生翘曲。存在如下情况：退火步骤中的钝化层的翘曲通过提高包含氮化硅的钝化层的密度来增强钝化层的结构上的强度而被抑制。包含氮化硅的层的钝化层的密度可通过使钝化层富含N-H,也就是提高钝化层中的N-H键量而得以提高。

然而，通过提高钝化层整体的N-H键量，钝化层中的氢量会减少。这会妨碍通过向硅中供给氢而达成的单元晶体管的特性提升。

这样一来，难以同时实现半导体芯片的翘曲抑制与单元晶体管19的特性提升。

根据第1实施方式，氮化硅层46包含下侧氮化硅层51及上侧氮化硅层52，该上侧氮化硅层52位于下侧氮化硅层51上并且具有与下侧氮化硅层51的特性不同的特性。作为示例，下侧氮化硅层51具有折射率C1、内部应力H1、密度D1，上侧氮化硅层52具有折射率C2、内部应力H2、密度D2，且满足C2＜C1、且(或)H2＞H1、且(或)D2＞D1。通过满足这3个不等式中的至少1个，上侧氮化硅层52相比氮化硅层51来说不易翘曲，从而实现更不易翘曲的氮化硅层46。这使得半导体存储装置1的芯片相对于退火步骤不易翘曲。

另一方面，下侧氮化硅层51并非像上侧氮化硅层52那样富含N-H，而是由普通的氮化硅层构成，可比上侧氮化硅层52释放更多的氢。尤其是上侧氮化硅层52以具有比下侧氮化硅层51更高的密度的方式富含N-H，由此，即使来自上侧氮化硅层52的氢的释放量较少，下侧氮化硅层51因不富含N-H，所以可比上侧氮化硅层52释放更多的氢。由此，氮化硅层46在上侧氮化硅层52的部分富含N-H，由此，即使来自该部分的氢的供给量较少，通过从下侧氮化硅层51释放氢，也能抑制从氮化硅层46释放的氢量的减少。也就是说，可实现高特性的单元晶体管19。因此，可提供一种具有翘曲较少并且特性较高的单元晶体管19的半导体存储装置1。

＜变化例＞

上文的记载涉及氮化硅层46包含特性不同的下侧氮化硅层51及上侧氮化硅层52的示例。第1实施方式并不限于此，其它氮化硅层也可以像氮化硅层46那样包含特性不同的2个氮化硅层。图3表示这种示例，示出第1实施方式的变化例的半导体存储装置1的截面结构，且表示与图1相同位置的结构。作为示例，氮化硅层29包含积层并且具有不同特性的2个氮化硅层。也可以氮化硅层46及29的一者及两者具有2层的结构。图3表示氮化硅层46及29的两者具有2层的示例。

如图3所示，半导体存储装置1除了具有图1的结构以外，还具有包含下侧氮化硅层61及上侧氮化硅层62的氮化硅层29。上侧氮化硅层62位于绝缘体16的上表面上，上侧氮化硅层62位于下侧氮化硅层61的上表面上，绝缘体31位于上侧氮化硅层62的上表面上。

下侧氮化硅层61的特性和上侧氮化硅层62的特性的关系可与下侧氮化硅层51的特性和上侧氮化硅层52的特性的关系相同。也就是说，下侧氮化硅层61具有折射率C3、内部应力H3、密度D3，上侧氮化硅层62具有折射率C4、内部应力H4、密度D4，且满足C4＜C3、且(或)H4＞H3、且(或)D4＞D3。折射率C1及C2、内部应力H1及H2、以及密度D1及D2分别可与折射率C3及C4、内部应力H3及H4、以及密度D3及D4相同，也可以不同。

根据变化例，与氮化硅层46的使用同样地，可确保来自下侧氮化硅层61的氢的释放，并且抑制上侧氮化硅层62的翘曲。

(第2实施方式)

第2实施方式主要在下侧氮化硅层51的特性方面与第1实施方式不同。在第2实施方式中，主要记载与第1实施方式不同的方面。

第2实施方式的半导体存储装置1除以下一方面以外，具有与第1实施方式(图1)的半导体存储装置1相同的结构。不同的一方面是：如图4所示，在第2实施方式中，氮化硅层46具有下侧氮化硅层71及上侧氮化硅层72来分别代替下侧氮化硅层51及上侧氮化硅层52。图4表示第2实施方式的氮化硅层46的详情，并且表示下侧氮化硅层71及上侧氮化硅层72的特性。

下侧氮化硅层71位于绝缘体43的上表面上，上侧氮化硅层72位于下侧氮化硅层71的上表面上。

上侧氮化硅层72可具有与第1实施方式的上侧氮化硅层52的特征相同的特征，并且下侧氮化硅层71可具有与第1实施方式的下侧氮化硅层51的特征相同的特征。此外，下侧氮化硅层71可富含Si-H，例如，可具有比上侧氮化硅层72所含的Si-H键的量S2更多的Si-H键量S1。由此导致下侧氮化硅层71可能具有比上侧氮化硅层72的N-H键的量N2更少的N-H键量N1。因下侧氮化硅层71具有比上侧氮化硅层72更少的N-H键量N1，所以下侧氮化硅层71可能具有比上侧氮化硅层72更低的密度。

如上所述，下侧氮化硅层71富含Si-H。因此，从下侧氮化硅层71的每单位体积部分释放的氢的量多于从并不富含Si-H或至少具有比下侧氮化硅层71少的Si-H键量的氮化硅层(例如，下侧氮化硅层51)的每单位体积部分释放的氢的量。由此，例如，在下侧氮化硅层71具有与第1实施方式的下侧氮化硅层51实质上相同的厚度的情况下，由于下侧氮化硅层71富含Si-H，所以从下侧氮化硅层71释放的氢的量多于从下侧氮化硅层51释放的氢的量。

通过调整下侧氮化硅层71的Si-H键量，可调整从下侧氮化硅层71释放的氢的量。进而，因能够调整从下侧氮化硅层71释放的氢的量，所以下侧氮化硅层71及上侧氮化硅层72可进而具有像以下的应用例那样的特征。

作为第1应用例，如图5所示，通过使下侧氮化硅层71具有更高的Si-H键量，下侧氮化硅层71即使体积更小，也能释放大量的氢。由此，具有更高的Si-H键量的下侧氮化硅层71能够更薄。例如，如果下侧氮化硅层71具有如下高度的Si-H键量，那么下侧氮化硅层71能够薄于下侧氮化硅层51，所述高度是能够释放与从第1实施方式的下侧氮化硅层51释放的氢的量实质上相同量的氢的高度。

作为第2应用例，如图6所示，如果下侧氮化硅层71能够较薄，那么上侧氮化硅层72就能够较厚。例如，在氮化硅层46的厚度与第1实施方式及第2实施方式中相同的情况下，如果下侧氮化硅层71比上侧氮化硅层72薄某一厚度A，那么上侧氮化硅层72能够比下侧氮化硅层71厚出厚度A。

根据第2实施方式，与第1实施方式相同，下侧氮化硅层71及上侧氮化硅层72满足C2＜C1、且(或)H2＞H1、且(或)D2＞D1的关系。因此，可获得与第1实施方式相同的优点。

另外，根据第2实施方式，下侧氮化硅层71富含Si-H，例如，具有比上侧氮化硅层72的Si-H键量更高的Si-H键量。因此，来自下侧氮化硅层71的氢的释放量比下侧氮化硅层51更多，由此，第2实施方式中，单元晶体管19的特性高于第1实施方式中的单元晶体管19的特性。由此，可实现半导体芯片的翘曲被抑制并且性能比第1实施方式更高的单元晶体管19。

另外，根据第2实施方式，通过调整下侧氮化硅层71的Si-H键量，可进而获得以下优点。

首先，像第1应用例那样，为了使氮化硅层46释放与第1实施方式中的来自氮化硅层46的氢释放量相同量的氢，下侧氮化硅层71比下侧氮化硅层51薄即可。由此，可抑制下侧氮化硅层71的制造所需的成本。

进而，像第2应用例那样，下侧氮化硅层71较薄即可，与此相应地，上侧氮化硅层72能够较厚。如果上侧氮化硅层72更厚，那么半导体存储装置1的芯片更不易翘曲。例如，在氮化硅层46的厚度与第1实施方式及第2实施方式中相同的情况下，如果下侧氮化硅层71比上侧氮化硅层72薄厚度A，那么上侧氮化硅层72能够比下侧氮化硅层71厚出厚度A。由此，第1实施方式中的上侧氮化硅层72比第1实施方式中的上侧氮化硅层52厚，与此相应地，第2实施方式的半导体存储装置1的芯片相比第1实施方式中的半导体存储装置1的芯片来说更不易翘曲。

与第1实施方式的变化例相同，氮化硅层29的下侧氮化硅层61(图3)亦可与下侧氮化硅层71同样地富含Si-H，例如具有比上侧氮化硅层72更高的Si-H键量。

已对本发明的若干个实施方式进行了说明，但这些实施方式是作为示例提出的，并非意图限定发明的范围。这些新颖的实施方式能以其它各种方式实施，且能够在不脱离发明主旨的范围内进行各种省略、替换、变更。这些实施方式或它们的变化包含在发明的范围或主旨中，并且包含在权利要求书所记载的发明及其均等的范围内。