具体实施方式

图1示出了显示根据一些示例实施方式的半导体器件的示意性平面图。图2示出了显示根据一些示例实施方式的半导体器件的与图1的线I-I'对应的截面图。

参照图1和图2，半导体器件可以包括在衬底100上的集成电路区域ELR和在集成电路区域ELR上的布线区域LLR。集成电路区域ELR可以是在衬底100上的包括多个晶体管或电路的区域。布线区域LLR可以是包括连接到所述多个晶体管或电路的多个互连层的区域。如这里所使用地，术语“或”不是排他性术语，例如，“A或B”将包括A、B、或A和B。

当采用存储器件作为根据实施方式的半导体器件时，集成电路区域ELR可以包括在单元阵列区域CAR上的单元阵列和在外围电路区域PCR上的用于驱动单元阵列的外围电路。单元阵列可以包括单元晶体管CTR，外围电路可以包括外围晶体管PTR。在一实现方式中，外围电路区域PCR可以围绕单元阵列区域CAR。

单元阵列区域CAR可以包括存储单元。外围电路区域PCR可以包括字线驱动器、感测放大器、行解码器和列解码器以及控制电路。在一实现方式中，当采用非存储器件作为根据实施方式的半导体器件时，集成电路区域ELR可以不包括单元阵列区域CAR的单元阵列。以下描述将集中于存储器件。

在单元阵列区域CAR上，集成电路区域ELR可以包括在衬底100上由器件隔离层101限定的第一有源部分ACT1、在第一有源部分ACT1上的单元晶体管CTR以及连接到单元晶体管CTR的数据存储结构DSS。单元晶体管CTR可以包括稍后将描述的第一杂质区域IR1和第二杂质区域IR2、位线接触DCC以及节点接触BC。

衬底100可以是例如半导体衬底，诸如硅衬底、锗衬底或硅锗衬底。衬底100上的第一有源部分ACT1具有彼此水平地分隔开的条形，并且可以在平行于衬底100的顶表面的第一方向D1上延伸。第一方向D1可以是相对于与衬底100的顶表面平行的第二方向D2和第三方向D3两者的非垂直方向。第一杂质区域IR1和第二杂质区域IR2可以提供在第一有源部分ACT1上。第一杂质区域IR1和第二杂质区域IR2可以具有与衬底100的导电类型不同的导电类型。

一对字线WL可以在每个第一有源部分ACT1上。字线WL可以在沿第二方向D2(例如，纵向地)延伸并跨过第一有源部分ACT1的同时被掩埋在衬底100的上部上。字线WL可以在第三方向D3上彼此间隔开。

缓冲图案BP可以在衬底100的顶表面上。缓冲图案BP可以包括单层或多层的电介质材料。位线接触DCC可以在第一有源部分ACT1上。位线接触DCC可以穿透缓冲图案BP，并且可以在垂直于衬底100的顶表面的第四方向D4上延伸。位线接触DCC可以连接到对应的第一杂质区域IR1。

位线BL可以与字线WL交叉，并且可以在第三方向D3上延伸。位线BL可以在第二方向D2上彼此间隔开。位线BL可以跨过多个第一有源部分ACT1。位线BL可以与缓冲图案BP和位线接触DCC接触。每条位线BL可以包括依次堆叠的第一导电图案、第二导电图案和盖图案。间隔物BS可以覆盖第一导电图案、第二导电图案和盖图案中的每个的相对的侧壁。相邻的位线BL可以在其间包括连接到数据存储结构DSS的节点接触BC。节点接触BC可以连接到对应的第二杂质区域IR2。

着落垫LP可以在节点接触BC上。着落垫LP可以通过分隔图案SP彼此分隔开。数据存储结构DSS可以在着落垫LP上。在一实现方式中，数据存储结构DSS可以是电容器。数据存储结构DSS可以包括底电极BE、顶电极TE以及在顶电极TE与底电极BE之间的电介质层DL。在一实现方式中，数据存储结构DSS可以进一步包括支撑底电极BE的侧壁的支撑图案。

数据存储结构DSS的底电极BE可以具有例如柱形状或其底部闭合的圆筒形状。底电极BE可以包括例如掺有杂质的多晶硅、金属、金属氮化物、金属硅化物或多晶硅化物。电介质层DL可以共形地覆盖底电极BE。电介质层DL可以包括例如各自包含铪(Hf)、铝(Al)、锆(Zr)或镧(La)的氧化物、氮化物、硅化物、氮氧化物或硅氧氮化物(silicide oxynitride)。顶电极TE可以覆盖电介质层DL。在一实现方式中，当底电极BE具有其底部闭合的圆筒形状时，顶电极TE可以填充底电极BE的圆柱形内部。顶电极TE可以包括例如掺有杂质的硅锗。

上述示例讨论了包括在单元阵列区域CAR上的集成电路区域ELR的动态随机存储器(DRAM)的结构。在一实现方式中，半导体器件可以是包括诸如相变材料的可变电阻物质的存储器件。

在外围电路区域PCR上，集成电路区域ELR可以包括由器件隔离层101限定的第二有源部分ACT2，并且还可以包括在第二有源部分ACT2上的外围晶体管PTR。每个外围晶体管PTR可以包括依次堆叠在第二有源部分ACT2上的外围栅极电介质层PGI、外围栅电极PGE和外围栅极盖层PGC。每个外围晶体管PTR可以进一步包括覆盖外围栅极电介质层PGI、外围栅电极PGE和外围栅极盖层PGC中的每个的相对的侧壁的外围栅极间隔物PGS，并且还可以进一步包括在外围栅电极PGE的彼此相反侧的源极/漏极区域PSD。

下层间电介质层110可以覆盖在外围电路区域PCR上的外围晶体管PTR，还可以覆盖在单元阵列区域CAR上的数据存储结构DSS。在一实现方式中，下层间电介质层110可以包括例如硼磷硅酸盐玻璃(BPSG)、东燃硅氮烷(TOSZ)、无掺杂的硅酸盐玻璃(USG)、旋涂玻璃(SOG)、可流动氧化物(FOX)、原硅酸四乙酯(TEOS)、高密度等离子体化学气相沉积(HDP-CVD)电介质或氢倍半硅氧烷(HSQ)。

在集成电路区域ELR上的布线区域LLR可以包括层间电介质层、低k电介质层以及在层间电介质层和低k电介质层中的互连层。在一实现方式中，布线区域LLR可以包括依次堆叠的第一低k电介质层LK1、第二低k电介质层LK2和第三低k电介质层LK3，并且还可以包括依次堆叠在第三低k电介质层LK3上的第一上层间电介质层150和第二上层间电介质层170。第一下互连层131、第二下互连层133和第三下互连层135可以分别在第一低k电介质层LK1、第二低k电介质层LK2和第三低k电介质层LK3中。在一实现方式中，低k电介质层的数量和下互连层的数量可以各种各样地改变。

在本说明书中，语言文字“低k电介质层”可以表示其介电常数小于约4.4的电介质层。在一实现方式中，第一低k电介质层LK1、第二低k电介质层LK2和第三低k电介质层LK3可以包括SiCOH。第一下互连层131、第二下互连层133和第三下互连层135可以包括例如铜(Cu)或钨(W)。第二下互连层133和第三下互连层135中的每个可以具有例如线性结构，该线性结构在一个方向上延伸并在其底表面上具有通路VI。在一实现方式中，第一下互连层131、第二下互连层133和第三下互连层135中的每个可以具有下部宽度和大于下部宽度的上部宽度。在本说明书中，术语“宽度”可以表示在平行于衬底100的顶表面的第二方向D2(或第三方向D3)上的宽度。

第一低k电介质层LK1、第二低k电介质层LK2和第三低k电介质层LK3可以具有彼此不同的厚度。在一实现方式中，第一低k电介质层LK1可以具有比第二低k电介质层LK2的厚度小且比第三低k电介质层LK3的厚度小的厚度。在本说明书中，术语“厚度”可以表示在垂直于衬底100的顶表面的第四方向D4上的厚度。在一实现方式中，第一低k电介质层LK1、第二低k电介质层LK2和第三低k电介质层LK3可以由相同的材料形成。在一实现方式中，第一低k电介质层LK1、第二低k电介质层LK2和第三低k电介质层LK3中的一个或更多个可以由具有与第一低k电介质层LK1、第二低k电介质层LK2和第三低k电介质层LK3中的其余低k电介质层的介电常数或成分不同的介电常数或成分的材料形成。

在单元阵列区域CAR上的第一下互连层131之一可以通过对应的第一下接触111连接到数据存储结构DSS的上部，例如连接到电容器的顶电极TE。在外围电路区域PCR上的第一下互连层131之一可以通过对应的第二下接触113连接到外围晶体管PTR的源极/漏极区域PSD之一。第二下接触113可以具有在比第一下接触111的底表面的高度低的高度处的底表面。第一下接触111和第二下接触113可以具有在基本相同的高度处的顶表面(例如，在第四方向D4上背对衬底100的表面)。第一下接触111和第二下接触113可以包括例如钨(W)、钛(Ti)、钽(Ta)或其氮化物。

下界面层LE可以在第一低k电介质层LK1与下层间电介质层110之间。上界面层UE可以在第三低k电介质层LK3与下面将讨论的第一上层间电介质层150之间。在一实现方式中，下界面层LE可以与第一低k电介质层LK1、第二低k电介质层LK2和第三低k电介质层LK3中最下面的一个接触(例如，直接接触)，上界面层UE可以与第一低k电介质层LK1、第二低k电介质层LK2和第三低k电介质层LK3中最上面的一个接触。第一中间界面层ME1和第二中间界面层ME2可以在第一低k电介质层LK1、第二低k电介质层LK2和第三低k电介质层LK3之间。在一实现方式中，第一中间界面层ME1可以在第一低k电介质层LK1与第二低k电介质层LK2之间，第二中间界面层ME2可以在第二低k电介质层LK2与第三低k电介质层LK3之间。下界面层LE、上界面层UE、第一中间界面层ME1和第二中间界面层ME2中的一个或更多个可以包括具有彼此不同的特性的多个电介质层。在一实现方式中，上界面层UE可以包括多个电介质层。在一实现方式中，下界面层LE以及第一中间界面层ME1和第二中间界面层ME2可以每个是单层。下界面层LE、上界面层UE、第一中间界面层ME1和第二中间界面层ME2中的每个可以包括例如硅氮化物(SiN)或硅碳氮化物(SiCN)。在一实现方式中，上界面层UE可以包括硅氮化物(SiN)，下界面层LE以及第一中间界面层ME1和第二中间界面层ME2可以包括硅碳氮化物(SiCN)。

第一上层间电介质层150和第二上层间电介质层170可以在第三低k电介质层LK3上。第一上层间电介质层150和第二上层间电介质层170可以每个具有比第一低k电介质层LK1、第二低k电介质层LK2和第三低k电介质层LK3中的每个的介电常数大的介电常数。在一实现方式中，第一上层间电介质层150和第二上层间电介质层170中的每个可以具有约4.4或更高的介电常数。第一上层间电介质层150和第二上层间电介质层170可以包括硼磷硅酸盐玻璃(BPSG)、东燃硅氮烷(TOSZ)、无掺杂的硅酸盐玻璃(USG)、旋涂玻璃(SOG)、可流动氧化物(FOX)、原硅酸四乙酯(TEOS)、高密度等离子体化学气相沉积(HDP-CVD)电介质或氢倍半硅氧烷(HSQ)。

上接触151可以在第一上层间电介质层150中。上接触151可以穿透第一上层间电介质层150和上界面层UE以接触第三下互连层135。上接触151可以电连接到第一下互连层131、第二下互连层133和第三下互连层135，还可以电连接到第一下接触111和第二下接触113。第一上互连层171C和第二上互连层171P可以在第二上层间电介质层170中。第一上互连层171C和第二上互连层171P可以与上接触151的顶表面接触(例如，可以电连接到上接触151)。第一上互连层171C可以在单元阵列区域CAR上的第二上层间电介质层170中，第二上互连层171P可以在外围电路区域PCR上的第二上层间电介质层170中。第一上互连层171C和第二上互连层171P可以每个具有下部宽度和上部宽度，并且上部宽度可以小于下部宽度(例如，可以具有梯形的逐渐变窄的形状)。

第一抗反射层173C可以在第一上互连层171C上。第二抗反射层173P可以在第二上互连层171P上。第一抗反射层173C和第二抗反射层173P可以包括例如钛氮化物(TiN)。

上接触151可以穿透第一上层间电介质层150，并且可以将第一上互连层171C和第二上互连层171P连接到第三下互连层135。在一实现方式中，上接触151可以包括例如钨(W)、钛(Ti)、钽(Ta)或其氮化物。第一上互连层171C和第二上互连层171P可以包括与第一下互连层131、第二下互连层133和第三下互连层135的导电材料不同的导电材料。在一实现方式中，第一下互连层131、第二下互连层133和第三下互连层135可以包括第一金属，第一上互连层171C和第二上互连层171P可以包括与第一金属不同的第二金属。在一实现方式中，第一上互连层171C和第二上互连层171P可以包括铝(Al)。

外围电路区域PCR可以包括围绕第二上互连层171P和第二抗反射层173P的阻挡层175。阻挡层175可以覆盖第二上互连层171P的侧壁171Ps和第二抗反射层173P的顶表面173Pt(例如，在第四方向D4上背对衬底100的表面)。阻挡层175可以与第一上互连层171C间隔开。阻挡层175可以具有在例如从约至约的范围内的厚度175T。在一实现方式中，阻挡层175的厚度175T可以在从例如约至约的范围内。阻挡层175的厚度175T可以从第二抗反射层173P的顶表面173Pt起在第四方向D4上测量。阻挡层175的厚度175T也可以从第二上互连层171P的侧壁171Ps起在第二方向D2(或第三方向D3)上测量。阻挡层175的厚度175T沿着第二抗反射层173P的顶表面173Pt和第二上互连层171P的侧壁171Ps可以是基本上均匀的。阻挡层175的厚度175T可以具有下限以帮助减少或防止氢的引入并可以具有上限以节省成本。

阻挡层175可以将第二上互连层171P与第二上层间电介质层170分隔开。阻挡层175可以包括与第二上层间电介质层170的材料不同的材料。阻挡层175可以包括例如铝氧化物(AlOx)。阻挡层175可以具有比上界面层UE的氢渗透率小的氢渗透率。阻挡层175和上界面层UE中的每个的氢含量和氢渗透率将在下面参照图13、图14A、图14B、图15A和图15B所示的曲线图被进一步详细地讨论。

第二上层间电介质层170可以覆盖第一上互连层171C和第二上互连层171P、第一抗反射层173C和第二抗反射层173P以及阻挡层175。第二上层间电介质层170可以覆盖阻挡层175的顶表面175t。第二上层间电介质层170可以与第一上层间电介质层150接触。第二上层间电介质层170和阻挡层175可以具有彼此不同的氢浓度。在一实现方式中，第二上层间电介质层170可以具有比阻挡层175的氢浓度大的氢浓度。

屏障层Ba可以被包括在选自第一下接触111和第二下接触113、第一下互连层131、第二下互连层133和第三下互连层135、上接触151以及第一上互连层171C和第二上互连层171P的至少一个中。屏障层Ba可以在选自第一下接触111和第二下接触113、第一下互连层131、第二下互连层133和第三下互连层135、上接触151以及第一上互连层171C和第二上互连层171P的所述至少一个的底表面和侧壁上。屏障层Ba可以包括导电的金属氮化物，例如钛氮化物(TiN)或钽氮化物(TaN)。

钝化层190可以在第二上层间电介质层170上。在一实现方式中，钝化层190可以包括与上界面层UE的材料相同的材料。钝化层190可以包括例如硅氮化物(SiN)。在一实现方式中，钝化层190中包括的硅氮化物(SiN)的密度可以小于上界面层UE中包括的硅氮化物(SiN)的密度。钝化层190可以具有比上界面层UE的氢渗透率大且比阻挡层175的氢渗透率大的氢渗透率。钝化层190、阻挡层175和上界面层UE中的每个的氢含量和氢渗透率将在下面参照图13、图14A、图14B、图15A和图15B所示的曲线图被进一步详细地讨论。

第一上层间电介质层150和第二上层间电介质层170之一或两者可以是具有高的氢浓度和高的氢供应能力的电介质层。在一实现方式中，第二上层间电介质层170可以是其氢浓度和氢供应能力比第一上层间电介质层150的氢浓度和氢供应能力相对更大的电介质层。第一上层间电介质层150可以是包括原硅酸四乙酯(TEOS)的TEOS层，第二上层间电介质层170可以是包括高密度等离子体化学气相沉积(HDP-CVD)电介质材料的HDP层。在一实现方式中，第一上层间电介质层150和第二上层间电介质层170可以都是HDP层。不同地，第二上层间电介质层170可以是TEOS层，第一上层间电介质层150可以是HDP层。在本说明书中，语言文字“氢”可以表示氢原子或氢分子。

在一实现方式中，可以执行退火工艺，使得在布线区域LLR上的第二上层间电介质层170向单元阵列区域CAR供应氢。在一实现方式中，可以通过氢供应路径5向单元阵列区域CAR供应氢，该氢供应路径5在第二上层间电介质层170处开始并依次经过第一上互连层171C、上接触151、第三下互连层135、第二下互连层133和第一下互连层131以及第一下接触111。在一实现方式中，可以通过经过第一下接触111、第一下互连层131、第二下互连层133和第三下互连层135、上接触151以及第一上互连层171C的合适路径来供应氢。

根据一些示例实施方式的半导体器件可以配置为允许单位存储单元具有减少的在制造工艺(诸如氧化工艺或等离子体蚀刻工艺)中可能发生的缺陷。在一实现方式中，半导体器件可以配置为向悬挂键供应来自供给到单元阵列区域CAR的氢的电子，结果可以减小泄漏电流，并可以防止或缓解DRAM的数据保持时间的减少。

根据一些示例实施方式的半导体器件可以配置为阻挡氢可沿其被供应到外围电路区域PCR的路径。在外围电路区域PCR上，氢流动路径6可以从第二上层间电介质层170开始，但是可以不与第二上互连层171P接合，并且阻挡层175可以使氢流动路径6返回到第二上层间电介质层170。在一实现方式中，阻挡层175可以防止氢从第二上层间电介质层170朝第二上互连层171P迁移。结果，在外围电路区域PCR上，覆盖第二上互连层171P的阻挡层175可以阻挡或减少从第二上层间电介质层170朝第二上互连层171P的氢供应。

根据一些示例实施方式的半导体器件可以配置为使得氢供应路径5被维持为到达单元阵列区域CAR从而改善电特性，并使得阻挡层175阻挡或抑制向外围电路区域PCR的氢供应从而帮助防止外围电路区域PCR的可靠性的降低。在一实现方式中，可以防止在外围电路区域PCR上的外围晶体管PTR经受由酸引起的可靠性的降低，该酸在供应到外围电路区域PCR的氢与存在于外围电路区域PCR中的卤族元素(例如氯)反应时产生。在一实现方式中，半导体器件可以帮助防止在外围晶体管PTR处发生的NBTI(负偏压温度不稳定性)现象。

图3示出了显示根据一些示例实施方式的半导体器件的与图1的线I-I'对应的截面图。为了便于描述，可以进行省略以避免对与参照图2讨论的特征基本相同的特征的重复说明。

参照图1和图3，在单元阵列区域CAR上，第二上层间电介质层170可以在第一上层间电介质层150上，并且在外围电路区域PCR上，第三上层间电介质层180可以在第一上层间电介质层150上。在单元阵列区域CAR上，第二上层间电介质层170可以覆盖第一上互连层171C和第一抗反射层173C。在外围电路区域PCR上，第三上层间电介质层180可以覆盖第二上互连层171P和第二抗反射层173P。第三上层间电介质层180可以与第一上互连层171C间隔开。第二上层间电介质层170可以具有与第三上层间电介质层180的顶表面180t基本共面的顶表面170t。钝化层190可以在第二上层间电介质层170的顶表面170t和第三上层间电介质层180的顶表面180t上。

第三上层间电介质层180可以包括与第二上层间电介质层170的材料不同的材料。第三上层间电介质层180可以包括例如硅氧化物(SiO₂)。在一实现方式中，第三上层间电介质层180可以包括与第二上层间电介质层170的材料相同的材料，并且可以具有与第二上层间电介质层170的氢浓度不同的氢浓度。第二上层间电介质层170可以具有比第三上层间电介质层180的氢浓度大的氢浓度。在一实现方式中，第三上层间电介质层180可以不包含氢(例如，可以本质上无氢)。第二上互连层171P可以被其氢浓度小于第二上层间电介质层170的氢浓度的第三上层间电介质层180覆盖，从第三上层间电介质层180朝第二上互连层171P的氢供应可以被阻挡或减少。

根据一些示例实施方式的半导体器件可以配置为使得氢供应路径5被维持为到达单元阵列区域CAR从而改善电特性，并使得氢供应源(例如，用于供应氢的HDP层)从外围电路区域PCR被去除从而防止可靠性的降低。

图4至图10示出了根据一些示例实施方式的制造半导体器件的方法中的阶段的与图1的线I-I'对应的截面图。

参照图1和图4，可以形成集成电路区域ELR。集成电路区域ELR的形成可以包括：在衬底100的上部上形成器件隔离层101，该器件隔离层101在单元阵列区域CAR上限定第一有源部分ACT1；形成字线WL；在第一有源部分ACT1的上部上形成第一杂质区域IR1和第二杂质区域IR2；形成连接到第一杂质区域IR1的位线接触DCC；形成位线BL；形成连接到第二杂质区域IR2的节点接触BC；以及在节点接触BC上形成数据存储结构DSS。数据存储结构DSS的形成可以包括依次形成连接到节点接触BC的底电极BE、电介质层DL和顶电极TE。

集成电路区域ELR的形成还可以包括：在衬底100的上部上形成器件隔离层101，该器件隔离层101在外围电路区域PCR上限定第二有源部分ACT2；以及在第二有源部分ACT2上形成多个外围晶体管PTR。

可以形成下层间电介质层110，以覆盖在单元阵列区域CAR上的数据存储结构DSS并且还覆盖在外围电路区域PCR上的外围晶体管PTR。可以形成接触孔以穿透下层间电介质层110的至少一部分，然后可以在接触孔中形成第一下接触111和第二下接触113。在一实现方式中，在单元阵列区域CAR上的集成电路区域ELR上，接触孔可以暴露数据存储结构DSS的顶电极TE，结果，第一下接触111可以连接到在单元阵列区域CAR上的数据存储结构DSS。此外，例如，在外围电路区域PCR上的集成电路区域ELR上，对应的接触孔可以暴露外围晶体管PTR的源极/漏极区域PSD中的一个，结果，对应的第二下接触113可以连接到源极/漏极区域PSD中的所述一个。第一下接触111和第二下接触113可以通过沉积工艺诸如溅射或MOCVD并通过沉积工艺之后的平坦化工艺诸如化学机械抛光(CMP)而形成。

平坦化工艺可以暴露下层间电介质层110的顶表面。在一实现方式中，可以对通过平坦化工艺暴露的下层间电介质层110执行表面处理工艺。在一实现方式中，表面处理工艺可以包括例如UV处理、直接(或远程)等离子体处理、或使用NH₃、H₂、Ar、N₂或SiH₄的气体处理。在表面处理工艺之后，可以在下层间电介质层110上形成下界面层LE。

参照图5，可以在下界面层LE上形成第一低k电介质层LK1。在一实现方式中，第一低k电介质层LK1可以由SiCOH形成。可以在第一低k电介质层LK1上形成掩模图案，然后可以执行蚀刻工艺以暴露第一下接触111和第二下接触113。在一实现方式中，蚀刻工艺可以部分地蚀刻第一下接触111和第二下接触113。下界面层LE可以在蚀刻工艺中用作蚀刻停止层。可以在第一低k电介质层LK1上形成凹入或凹陷RR。凹陷RR可以是由第一下接触111和第二下接触113的顶表面、下界面层LE的侧壁以及第一低k电介质层LK1的侧壁限定的区域。蚀刻工艺可以包括干蚀刻工艺和/或湿蚀刻工艺。

参照图6，可以形成第一下互连层131以填充凹陷RR。在一实现方式中，第一下互连层131可以通过使用铜(Cu)或钨(W)的镶嵌工艺形成。之后，可以重复地执行镶嵌工艺以形成第二下互连层133和第三下互连层135。第一下互连层131、第二下互连层133和第三下互连层135中的一个或更多个可以通过双镶嵌工艺形成。作为镶嵌工艺的结果，第一下互连层131、第二下互连层133和第三下互连层135中的每个可以具有下部宽度和大于下部宽度的上部宽度。

可以形成上界面层UE以覆盖第三下互连层135。上界面层UE及其下面的第一中间界面层ME1和第二中间界面层ME2可以通过与用于形成以上讨论的下界面层LE的工艺对应的工艺形成。通过上述工艺，可以在集成电路区域ELR上部分地形成布线区域LLR。

参照图7，可以在上界面层UE上形成第一上层间电介质层150。可以在第一上层间电介质层150上形成掩模图案，然后可以执行蚀刻工艺以暴露第三下互连层135。在一实现方式中，蚀刻工艺可以部分地蚀刻第三下互连层135。在蚀刻工艺之后，可以执行沉积工艺和平坦化工艺以形成上接触151。上接触151可以穿透上界面层UE以接触第三下互连层135。上接触151可以通过与用于形成第一下接触111和第二下接触113的方法对应的方法来形成。

可以在第一上层间电介质层150和上接触151上形成第一上互连层171C和第二上互连层171P以及第一抗反射层173C和第二抗反射层173P。在一实现方式中，第一上互连层171C可以形成在单元阵列区域CAR上，并且可以电连接到在单元阵列区域CAR上的数据存储结构DSS。第二上互连层171P可以形成在外围电路区域PCR上，并且可以电连接到在外围电路区域PCR上的外围晶体管PTR。第一上互连层171C和第二上互连层171P可以通过形成铝(Al)的导电层、然后图案化该导电层而形成。在一实现方式中，可以执行反应离子蚀刻(RIE)工艺以图案化所述导电层。第一抗反射层173C可以形成在第一上互连层171C的顶表面上，第二抗反射层173P可以形成在第二上互连层171P的顶表面上。

参照图8，可以形成第一掩模层161以覆盖第一上层间电介质层150的顶表面、第一上互连层171C和第二上互连层171P以及第一抗反射层173C和第二抗反射层173P。第一掩模层161可以通过旋涂工艺形成。在一实现方式中，第一掩模层161可以包括基于碳或基于硅的旋涂硬掩模(SOH)材料，或包括包含硅氧化物或硅氮化物的硬掩模材料。

参照图9，可以在第一掩模层161上形成第一光致抗蚀剂图案PR1。第一光致抗蚀剂图案PR1可以与单元阵列区域CAR重叠，并且可以不形成在外围电路区域PCR上。第一光致抗蚀剂图案PR1可以限定第一开口OP1。第一开口OP1可以向外暴露在外围电路区域PCR上的第一掩模层161。

参照图9和图10，可以选择性地蚀刻暴露于第一开口OP1的第一掩模层161以形成第一掩模图案162。第一掩模图案162可以暴露在外围电路区域PCR上的第一上层间电介质层150的顶表面的一部分以及第二上互连层171P和第二抗反射层173P。在蚀刻工艺之后，可以去除第一光致抗蚀剂图案PR1。

在去除第一光致抗蚀剂图案PR1之后，可以执行选择性沉积工艺，以形成覆盖第二上互连层171P和第二抗反射层173P的阻挡层175。选择性沉积工艺可以包括例如物理气相沉积(PVD)、化学气相沉积(CVD)或无电沉积(ELD)。在一实现方式中，阻挡层175可以选择性地形成在第二上互连层171P的侧壁171Ps和第二抗反射层173P的顶表面173Pt上。即使在形成阻挡层175之后，第一上层间电介质层150的顶表面仍然可以在外围电路区域PCR上向外暴露。在形成阻挡层175之后，可以去除第一掩模图案162。

参照回图2，可以形成第二上层间电介质层170以覆盖第一上层间电介质层150、第一上互连层171C和第二上互连层171P、第一抗反射层173C和第二抗反射层173P以及阻挡层175。第二上层间电介质层170可以直接覆盖在外围电路区域PCR上的第一上层间电介质层150的顶表面的一部分。可以在第二上层间电介质层170上形成钝化层190。第二上层间电介质层170和钝化层190可以形成在单元阵列区域CAR和外围电路区域PCR上。

之后，可以执行退火工艺。在一实现方式中，退火工艺可以在约300℃至约500℃执行约几十至几百分钟。从退火工艺产生的热可以被提供给钝化层190，然后通过氢供应路径5传输。在退火工艺期间，钝化层190可以帮助防止氢例如在与氢沿着氢供应路径5流动的方向相反的方向上偏离。

退火工艺可以允许单元阵列区域CAR从第二上层间电介质层170依次经第一上互连层171C、上接触151、第三下互连层135、第二下互连层133和第一下互连层131以及第一下接触111接收氢。在一实现方式中，第二上层间电介质层170中包含的氢可以沿着氢供应路径5迁移，然后可以传输到在衬底100上的第一有源部分ACT1。在一实现方式中，即使在退火工艺期间，阻挡层175也可以防止氢从第二上层间电介质层170供应到外围电路区域PCR。

图11和图12示出了根据一些示例实施方式的制造半导体器件的方法中的阶段的与图1的线I-I'对应的截面图。根据一些示例实施方式，以下描述的方法可以包括参照图4至图7讨论的过程，并且可以省略重复的描述。

参照图11，可以形成第二掩模层163以覆盖第一上层间电介质层150的顶表面、第一上互连层171C和第二上互连层171P以及第一抗反射层173C和第二抗反射层173P。第二掩模层163可以通过旋涂工艺形成。在一实现方式中，第二掩模层163可以包括基于碳或基于硅的旋涂硬掩模(SOH)材料，或包括包含硅氧化物或硅氮化物的硬掩模材料。

可以在第二掩模层163上形成第二光致抗蚀剂图案PR2。第二光致抗蚀剂图案PR2可以与外围电路区域PCR重叠，并且可以不形成在单元阵列区域CAR上。第二光致抗蚀剂图案PR2可以限定第二开口OP2。第二开口OP2可以向外暴露在单元阵列区域CAR上的第二掩模层163。

参照图11和图12，可以选择性地蚀刻第二掩模层163的暴露于第二开口OP2的部分，并且剩余部分可以形成第二掩模图案164。第二掩模图案164可以暴露在单元阵列区域CAR上的第一上层间电介质层150的顶表面的一部分以及第一上互连层171C和第一抗反射层173C。在蚀刻工艺之后，可以去除第二光致抗蚀剂图案PR2。在去除第二光致抗蚀剂图案PR2之后，可以形成第二上层间电介质层170。第二上层间电介质层170可以覆盖在单元阵列区域CAR上的第一上层间电介质层150的顶表面的一部分以及第一上互连层171C和第一抗反射层173C，并且还可以覆盖在外围电路区域PCR上的第二掩模图案164。在此步骤，第二上层间电介质层170可以具有在比第二掩模图案164的顶表面的高度高的高度处的顶表面。

参照回图3，可以通过平坦化工艺诸如化学机械抛光(CMP)部分地去除第二上层间电介质层170。平坦化工艺可以持续直到暴露图12的第二掩模图案164的顶表面。在平坦化工艺之后，第二掩模图案164可以被称为第三上层间电介质层180。此后，可以在第二上层间电介质层170和第三上层间电介质层180上形成钝化层190。

在此之后，可以执行参照图2讨论的退火工艺。退火工艺可以向单元阵列区域CAR供应第二上层间电介质层170中包含的氢。即使在退火工艺期间，具有低的氢含量的第三上层间电介质层180也可以不将氢供应到外围电路区域PCR。

可以采用热解吸光谱法(TDS)来测量图13、图14A、图14B、图15A和图15B所示的氢含量和氢渗透率。热解吸光谱法是当表面温度随时间升高时从样品表面观察解吸分子的一种方法。在曲线图中，水平轴表示时间，其单位是分钟。在曲线图中，左竖直轴表示检测到的解吸分子(例如氢)的相对量。另外，在曲线图中，右竖直轴表示温度，其单位是摄氏度(℃)。例如，可以以使温度升高持续约27分钟并保持约10分钟的方式来实现测量。

图13示出了显示根据一些示例实施方式的半导体器件中包括彼此不同的材料的相应层中的氢含量的曲线图。

参照图13，测量氢含量的方法可以包括：分别在硅衬底上形成每个具有约的厚度的第一电介质层IL1至第四电介质层IL4；以及在升高温度的同时分别检测从第一电介质层IL1至第四电介质层IL4解吸的氢。

第一电介质层IL1和第二电介质层IL2可以包括硅氮化物(SiN)。第三电介质层IL3和第四电介质层IL4可以包括铝氧化物(AlOx)。第一电介质层IL1中包含的硅氮化物的密度可以小于第二电介质层IL2中包含的硅氮化物的密度。第三电介质层IL3可以通过物理气相沉积(PVD)工艺来沉积，第四电介质层IL4可以通过化学气相沉积(CVD)工艺来沉积。

参照图2，钝化层190可以包括其密度与第一电介质层IL1中包括的硅氮化物的密度基本相同的硅氮化物，上界面层UE可以包括其密度与第二电介质层IL2中包括的硅氮化物的密度基本相同的硅氮化物。阻挡层175可以包括与第三电介质层IL3或第四电介质层IL4的材料基本相同的材料。

随着温度升高，可以在约500℃或更高的温度从第一电介质层IL1至第四电介质层IL4检测到氢。从第二电介质层IL2检测到的氢的量可以小于从第一电介质层IL1检测到的氢的量。从第三电介质层IL3或第四电介质层IL4检测到的氢的量可以小于从第一电介质层IL1检测到的氢的量和从第二电介质层IL2检测到的氢的量。

当在检测到的氢的量方面将第一电介质层IL1至第四电介质层IL4彼此相比较时，可以看出第三电介质层IL3和第四电介质层IL4具有比第一电介质层IL1和第二电介质层IL2的氢含量小的氢含量。

图14A示出了显示根据一些示例实施方式的半导体器件中的包括彼此不同的材料的相应层的氢渗透率的曲线图。图14B示出了显示图14A的部分A的放大图。

参照图14A和图14B，测量氢渗透率的方法可以包括：在硅衬底上形成其厚度为约的HDP层；分别在HDP层上形成每个具有约的厚度的第一电介质层IL1至第四电介质层IL4；以及在升高温度的同时分别检测从第一电介质层IL1至第四电介质层IL4解吸的氢。HDP层可以是氢源。

随着温度升高，可以在约500℃或更高的温度从第一电介质层IL1至第四电介质层IL4检测到氢。从第三电介质层IL3或第四电介质层IL4检测到的氢的量可以小于从第一电介质层IL1检测到的氢的量和从第二电介质层IL2检测的氢的量。当在检测到的氢的量方面将第一电介质层IL1至第四电介质层IL4彼此相比较时，可以看出第三电介质层IL3和第四电介质层IL4具有比第一电介质层IL1和第二电介质层IL2的氢渗透率小的氢渗透率。

图15A和图15B示出了显示根据一些示例实施方式的半导体器件中具有不同厚度的相应层的氢渗透率的曲线图。

在图15A和图15B中，测量氢渗透率的方法可以与参照图14A和图14B讨论的方法基本相同。参照图15A，可以从第三电介质层IL3检测氢，该第三电介质层IL3的厚度为约或约第三电介质层IL3的厚度越大，检测到的氢的量越小。参照图15B，可以从第四电介质层IL4检测氢，该第四电介质层IL4的厚度为约或第四电介质层IL4的厚度越大，检测到的氢的量越小。

参照图2、图13、图14A、图14B、图15A和图15B，与在每个包括硅氮化物(SiN)的第一电介质层IL1和第二电介质层IL2中相比，氢含量和氢渗透率可以在每个具有约或更大的厚度且每个包括铝氧化物(AlOx)的第三电介质层IL3和第四电介质层IL4中更小。结果，第三电介质层IL3和第四电介质层IL4可以适合用于阻挡层175，该阻挡层175阻挡氢可沿其迁移到外围电路区域PCR或迁移进外围电路区域PCR中的供应路径。

作为总结和回顾，已经考虑了具有高可靠性、高速度和/或多功能的半导体器件。半导体器件可以逐渐复杂并集成以满足这些特性。

一个或更多个实施方式可以提供具有选择性地阻止氢引入到外围电路区域中的结构的半导体器件。

一个或更多个实施方式可以提供具有提高的可靠性和改善的电特性的半导体器件。

根据一些示例实施方式的半导体器件可以配置为使得氢供应路径被维持穿过或维持为到达单元阵列区域从而减小泄漏电流并且还帮助改善单元阵列的电特性，并使得向外围电路区域的氢供应被选择性地阻挡以帮助防止外围电路的可靠性的降低。

这里已经公开了示例实施方式，并且尽管采用了特定术语，但是它们仅在一般和描述性的意义上使用和解释，而不是出于限制的目的。在一些情况下，在本申请的提交时对本领域普通技术人员将明显的是，结合特定实施方式描述的特征、特性和/或元件可以单独地使用或与结合其它实施方式描述的特征、特性和/或元件组合地使用，除非另有明确所指。因此，本领域技术人员将理解，在不背离如所附权利要求中阐明的本发明的精神和范围的情况下，可以进行形式和细节上的各种改变。

2020年5月28日在韩国知识产权局提交且名称为“半导体器件和制造该半导体器件的方法”的韩国专利申请第10-2020-0064170号通过引用全文全并于此。