具体实施方式

在下文中，将参考附图详细描述本发明构思的示例实施例。在附图中，相似的附图标记和字符指代相似的元件，并且可以省略其冗余描述。

图1是根据本发明构思的一些实施例的集成电路器件100的布局。图2A示出了沿图1中的线X1-X1′和线X2-X2′截取的截面图，并且图2B是沿图1中的线Y1-Y1′截取的截面图。图3A和图3B是与图1中的区域C1相对应的部分的放大截面图，其中，图3A是图2A中的区域C2A的放大截面图，并且图3B是图2B中的区域C2B的放大截面图。

参考图1至图3B，集成电路器件100包括逻辑单元LC，逻辑单元LC在衬底110上形成在由单元边界BN限定的区域中。逻辑单元LC可以包括鳍型场效应晶体管(FinFET)。

衬底110具有在水平方向(例如，XY平面方向)上延伸的主表面110M。衬底110可以包括诸如Si或Ge之类的半导体材料、或诸如SiGe、SiC、GaAs、InAs或InP之类的化合物半导体材料。衬底110可以包括导电区，例如，掺杂阱或掺杂结构。

逻辑单元LC包括第一器件区RX1和第二器件区RX2。从衬底110突出的多个鳍型有源区FA可以形成在第一器件区RX1和第二器件区RX2中的每一个中。器件隔离区DTA可以在第一器件区RX1与第二器件区RX2之间。

鳍型有源区FA可以在逻辑单元LC的宽度方向(即，第一水平方向(例如，X方向))上彼此平行延伸。如图2B所示，可以在衬底110中在鳍型有源区FA之间形成隔离膜112，并且可以在衬底110中在器件隔离区DTA中形成隔离绝缘膜114。隔离膜112和隔离绝缘膜114中的每一个可以包括例如氧化物膜。鳍型有源区FA可以从隔离膜112突出，以在第一器件区RX1和第二器件区RX2中具有鳍形。

多个栅极绝缘膜132和多条栅极线GL形成在衬底110上，以在逻辑单元LC的高度方向(即，第二水平方向(例如，Y方向))上延伸，从而与鳍型有源区FA交叉。栅极绝缘膜132和栅极线GL可以覆盖鳍型有源区FA中的每一个的顶表面和两个侧壁、隔离膜112的顶表面和隔离绝缘膜114的顶表面。如本文使用的“元件A覆盖元件B的表面”(或类似的措辞)可以表示元件A在元件B的表面上并且与元件B的表面重叠，但是不一定表示元件A完全覆盖元件B的表面。

可以在第一器件区RX1和第二器件区RX2中沿栅极线GL形成多个金属氧化物半导体(MOS)晶体管。MOS晶体管中的每一个可以具有三维(3D)结构，在该3D结构中，在鳍型有源区FA中的每一个的顶表面和两个侧壁上形成沟道。

虚设栅极线DGL可以在第二水平方向(Y方向)上沿单元边界BN延伸。虚设栅极线DGL可以包括与栅极线GL相同的材料，但是可以通过在集成电路器件100的操作期间保持电浮置状态，来用作逻辑单元LC与另一相邻逻辑单元之间的电隔离区。栅极线GL和多条虚设栅极线DGL可以在第一水平方向(X方向)上具有相同的宽度，并且可以在第一水平方向(X方向)上以特定的间距布置。

栅极绝缘膜132可以包括例如氧化硅膜、高k介电膜或其组合。高k介电膜可以包括具有比氧化硅膜高的介电常数的材料。高k介电膜可以包括例如金属氧化物或金属氮氧化物。界面膜(未示出)可以在鳍型有源区FA与栅极绝缘膜132之间。界面膜可以包括例如氧化物膜、氮化物膜或氮氧化物膜。

栅极线GL和虚设栅极线DGL可以具有顺序堆叠金属氮化物层、金属层、导电覆盖层和间隙填充金属膜的结构。金属氮化物层和金属层可以包括从Ti、Ta、W、Ru、Nb、Mo和Hf中选择的至少一种金属。间隙填充金属膜可以包括W膜或Al膜。栅极线GL和虚设栅极线DGL可以包括功函数金属层。功函数金属层可以包括从Ti、W、Ru、Nb、Mo、Hf、Ni、Co、Pt、Yb、Tb、Dy、Er和Pd中选择的至少一种金属。在一些实施例中，栅极线GL和虚设栅极线DGL可以包括TiAlC/TiN/W、TiN/TaN/TiAlC/TiN/W或TiN/TaN/TiN/TiAlC/TiN/W的堆叠结构，但是不限于此。

多个绝缘间隔物120可以覆盖栅极线GL的两个侧壁和虚设栅极线DGL的两个侧壁。绝缘间隔物120中的每一个可以具有在逻辑单元LC的长度方向(Y方向)上延伸的线形。绝缘间隔物120可以包括例如氮化硅膜、SiOCN膜、SiCN膜或其组合，但是不限于此。

栅极线GL、栅极绝缘膜132、绝缘间隔物120和虚设栅极线DGL中的每一个的顶表面可以覆盖有绝缘覆盖线140。多条绝缘覆盖线140可以包括例如氮化硅膜。

多个凹陷区RR可以分别在栅极线GL中的每一条的侧面处形成在鳍型有源区FA的顶表面中，并且多个源/漏区SD可以分别形成在凹陷区RR中。源/漏区SD中的每一个可以在相邻的栅极线GL之间。栅极线GL可以与源/漏区SD分离，其中栅极绝缘膜132和绝缘间隔物120在栅极线GL与源/漏区SD之间。多个源/漏区SD可以包括例如在鳍型有源区FA中在多个凹陷区RR上外延生长的半导体外延层、或半导体外延层的组合。源/漏区SD可以包括例如外延生长的Si层、外延生长的SiC层或外延生长的SiGe层。栅间绝缘膜128可以包括例如氧化硅膜。在示例实施例中，源/漏区SD可以覆盖有绝缘衬层(未示出)。绝缘衬层可以共形地覆盖源/漏区SD中的每一个的表面。绝缘衬层可以包括例如SiN、SiCN、SiBN、SiON、SiOCN、SiBCN、SiOC、SiO₂或其组合。

在示例实施例中，第一器件区RX1可以与N沟道MOS(NMOS)晶体管区相对应，并且第二器件区RX2可以与P沟道MOS(PMOS)晶体管区相对应。在这种情况下，第一器件区RX1中的多个源/漏区SD可以包括外延生长的Si层或外延生长的SiC层，并且第二器件区RX2中的多个源/漏区SD可以包括多个外延生长的SiGe层。如图2B所示，第一器件区RX1中的源/漏区SD可以具有与第二器件区RX2中的源/漏区SD不同的形状和尺寸。然而，实施例不限于此，并且第一器件区RX1和第二器件区RX2中的多个源/漏区SD可以具有不同的形状和尺寸。

可以在源/漏区SD上形成多个源/漏接触图案CAP。源/漏区SD可以通过源/漏接触图案CAP连接到源/漏区SD上方的导线(未示出)。源/漏接触图案CAP可以包括导电阻挡膜154和金属插塞156。导电阻挡膜154可以覆盖金属插塞156的侧壁和底表面。金属硅化物膜152可以形成在源/漏区SD与源/漏接触图案CAP之间。如本文使用的“元件A连接到元件B”(或类似的措辞)可以表示元件A电连接到元件B或元件A物理接触元件B。

在示例实施例中，金属硅化物膜152可以包括例如Ti、W、Ru、Nb、Mo、Hf、Ni、Co、Pt、Yb、Tb、Dy、Er或Pd。例如，金属硅化物膜152可以包括硅化钛。导电阻挡膜154可以包括例如Ti、Ta、TiN、TaN或其组合，并且金属插塞156可以包括例如W、Co、Cu、Ru、Mn或其组合。

源/漏接触图案CAP中的每一个的侧壁可以覆盖有接触绝缘间隔物150。在示例实施例中，接触绝缘间隔物150可以包括例如SiCN、SiCON、氮化硅(SiN)或其组合，但是不限于此。

源/漏接触图案CAP可以根据其位置具有不同的高度。源/漏接触图案CAP中的每一个可以包括第一部分S1和第二部分S2，第一部分S1和第二部分S2在竖直方向(Z方向)上分别具有不同的高度，并且彼此一体地连接。如本文所使用的，术语“部分”可以与术语“部”互换。

如图3B所示，鳍型有源区FA上方的源/漏接触图案CAP的第一部分S1可以在竖直方向(Z方向)上具有第一高度H1，并且源/漏接触图案CAP的第二部分S2可以在竖直方向(Z方向)上具有第二高度H2，第二高度H2小于第一高度H1。

在每个源/漏接触图案CAP中，导电阻挡膜154和金属插塞156可以在第一部分S1和第二部分S2上延伸，以被包括在第一部分S1和第二部分S2中。

在每个源/漏接触图案CAP的第一部分S1中，导电阻挡膜154的顶表面可以在竖直高度水平LV1处与金属插塞156的顶表面共面。在本说明书中，术语“高度水平”指代在竖直方向(Z方向)上与衬底110的主表面110M相距的距离。

在每个源/漏接触图案CAP的第二部分S2中，导电阻挡膜154的最上面的表面的竖直高度水平LV2低于金属插塞156的最上面的表面的竖直高度水平LV3。第二部分S2中的金属插塞156的最上面的表面的竖直高度水平LV3与导电阻挡膜154的最上面的表面的竖直高度水平LV2之间的高度差DH1可以是约1nm至约5nm，例如，约2nm至约3nm。如本文使用的“表面A的竖直高度水平X低于表面B的竖直高度水平Y”(或类似的措辞)可以表示表面A在竖直方向上相对于衬底低于表面B，因此与表面B相比，衬底在竖直方向上更靠近表面A。

在竖直方向(Z方向)上，第一部分S1的最上面的表面的竖直高度水平LV1可以高于栅极线GL的最上面的表面的竖直高度水平，并且第二部分S2中的导电阻挡膜154的最上面的表面的竖直高度水平LV2和第二部分S2中的金属插塞156的最上面的表面的竖直高度水平LV3可以低于栅极线GL的最上面的表面的竖直高度水平。换言之，在竖直方向(Z方向)上，从衬底110的主表面110M到第一部分S1的最上面的表面的距离可以大于从衬底110的主表面110M到栅极线GL中的每一条的最上面的表面的距离，并且在竖直方向(Z方向)上，从衬底110的主表面110M到第二部分S2的最上面的表面的距离可以小于从衬底110的主表面110M到栅极线GL中的每一条的最上面的表面的距离。然而，实施例不限于此。例如，第一部分S1和第二部分S2中的每一个的最上面的表面可以高于栅极线GL中的每一条的最上面的表面。如本文使用的“表面A的竖直高度水平X高于表面B的竖直高度水平Y”(或类似的措辞)可以表示表面A在竖直方向上相对于衬底高于表面B，因此与表面A相比，衬底在竖直方向上更靠近表面B。

在每个源/漏接触图案CAP的第二部分S2中，金属插塞156可以包括突出顶部156P，突出顶部156P在比第二部分S2中的导电阻挡膜154的最上面的表面的竖直高度水平LV2高的高度水平处。在每个源/漏接触图案CAP的第二部分S2中，金属插塞156的突出顶部156P的侧壁可以不覆盖有导电阻挡膜154。突出顶部156P可以突出至超出第二部分S2中的导电阻挡膜154的最上面的表面，如图3A和图3B中所示。

突出顶部156P可以具有平坦的顶表面(例如，基本上平面的顶表面)。在示例实施例中，突出顶部156P的最上面的表面可以在与衬底110的主表面110M平行的方向上基本上平坦地延伸。然而，实施例不限于此，并且可以对突出顶部156P的形状进行各种改变。下面将参考图5A至图7B描述突出顶部156P的各种形状的具体示例。

绝缘覆盖线140可以在不同的位置处具有不同的厚度。例如，如图2A所示，绝缘覆盖线140在两个相邻的第一部分S1之间的部分可以比较厚，并且绝缘覆盖线140在两个相邻的第二部分S2之间的部分可以比较薄。绝缘覆盖线140在一个源/漏接触图案CAP的第一部分S1与另一源/漏接触图案CAP的第二部分S2之间的部分可以具有一定厚度，该厚度可以在第一水平方向(X方向)上变化并且从第一部分S1朝着第二部分S2减小。

集成电路器件100可以包括掩埋绝缘膜170和绝缘结构180，掩埋绝缘膜170覆盖多个源/漏接触图案CAP中的每一个的第二部分S2、栅极线GL和多个绝缘覆盖线140，并且绝缘结构180覆盖掩埋绝缘膜170的顶表面。

掩埋绝缘膜170可以与多个第二部分S2中的每一个的顶表面和绝缘覆盖线140中的每一个的顶表面接触。掩埋绝缘膜170可以包括主掩埋部170M和掩埋突出部170P。主掩埋部170M覆盖包括在第二部分S2中的每一个中的金属插塞156的顶表面、多个接触绝缘间隔物150的与第二部分S2相邻的部分和绝缘覆盖线140。掩埋突出部170P从主掩埋部170M朝着衬底110突出。掩埋突出部170P可以在源/漏接触图案CAP中的每一个的第二部分S2上，以与导电阻挡膜154的顶表面接触。掩埋突出部170P还可以与金属插塞156的突出顶部156P的侧壁和接触绝缘间隔物150的侧壁接触。掩埋突出部170P可以填充空间(例如，图19A和图19B中所示的下凹陷部LR的内部空间)，该空间由导电阻挡膜154的最上面的表面、金属插塞156的突出顶部156P的侧壁和接触绝缘间隔物150的侧壁限定。

掩埋绝缘膜170可以具有平坦化的顶表面。掩埋绝缘膜170可以包括填充栅极线GL之间的源/漏接触图案CAP中的每一个的第二部分S2上方的空间的部分。掩埋绝缘膜170的顶表面可以与导电阻挡膜154的最上面的表面和金属插塞156的最上面的表面共面，导电阻挡膜154的最上面的表面和金属插塞156的最上面的表面被包括在源/漏接触图案CAP中的每一个的第一部分S1中，并且可以基本上在竖直高度水平LV1处。掩埋绝缘膜170可以包括例如氧化硅膜、SiOC、SiOCN、SiON、SiCN、SiN或其组合，但是不限于此。

绝缘结构180可以包括蚀刻停止膜182和层间绝缘膜184，蚀刻停止膜182和层间绝缘膜184顺序地堆叠在掩埋绝缘膜170上。蚀刻停止膜182的底表面可以与掩埋绝缘膜170的最上面的表面接触。蚀刻停止膜182可以包括例如碳化硅(SiC)、SiN、掺杂有氮的碳化硅(SiC：N)、SiOC、AlN、AlON、AlO、AlOC或其组合。层间绝缘膜184可以包括例如氧化物膜、氮化物膜、具有约2.2至约2.4的超低介电常数K的超低k(ULK)膜或其组合。例如，层间绝缘膜184可以包括原硅酸四乙酯(TEOS)膜、高密度等离子体(HDP)膜、硼磷硅玻璃(BPSG)膜、可流动化学气相沉积(FCVD)氧化物膜、SiON膜、SiN膜、SiOC膜、SiCOH膜或其组合。

多个通孔接触部CAV可以分别形成在源/漏接触图案CAP上。通孔接触部CAV中的每一个可以穿过绝缘结构180并且与源/漏接触图案CAP的第一部分S1的顶表面接触。

多个栅极接触部CB可以分别形成在栅极线GL上。栅极接触部CB中的每一个可以穿过绝缘结构180、掩埋绝缘膜170和绝缘覆盖线140，并且可以连接到栅极线GL。每个栅极接触部CB可以穿过绝缘覆盖线140的相对较薄的部分并且与栅极线GL的顶表面接触。

一些栅极接触部CB中的每一个可以接触与源/漏接触图案CAP的第二部分S2相邻的位置处的栅极线GL。在这种情况下，如图2A和图3A所示，掩埋绝缘膜170的掩埋突出部170P可以在栅极线GL与源/漏接触图案CAP的第二部分S2之间，所述栅极线GL和源/漏接触图案CAP的第二部分S2在第一水平方向(X方向)上彼此相邻。换言之，栅极接触部CB和源/漏接触图案CAP的第二部分S2可以在第一水平方向(X方向)上彼此分离，其中掩埋绝缘膜170的掩埋突出部170P在栅极接触部CB与源/漏接触图案CAP的第二部分S2之间。因此，至少可以由掩埋突出部170P来确保从形成第二部分S2的导电阻挡膜154和金属插塞156到栅极线GL的间隔距离。因此，即使当栅极接触部CB和源/漏接触图案CAP的第二部分S2被形成为彼此相邻时，也可以确保栅极接触部CB与源/漏接触图案CAP之间的绝缘裕度，由此减少或防止栅极接触部CB与源/漏接触图案CAP之间的不希望的短路。

通孔接触部CAV和栅极接触部CB中的每一个可以包括掩埋金属膜和围绕掩埋金属膜的导电阻挡膜。掩埋金属膜可以包括例如Co、Cu、W、Ru、Mn或其组合，并且导电阻挡膜可以包括例如Ti、Ta、TiN、TaN或其组合。通孔接触部CAV和栅极接触部CB中的每一个的侧壁可以覆盖有绝缘衬层(未示出)。绝缘衬层可以包括例如氮化硅膜，但不限于此。如本文使用的“元件A围绕元件B”(或类似的措辞)可以表示元件A在元件B上并且部分围绕元件B，但是不一定表示元件A完全围绕元件B的表面。

在逻辑单元LC中，地线VSS可以通过源/漏接触图案CAP中的一些连接到第一器件区RX1中的鳍型有源区FA，并且电源线VDD可以通过源/漏接触图案CAP中的另一些连接到第二器件区RX2中的鳍型有源区FA。地线VSS和电源线VDD可以形成在比源/漏接触图案CAP和栅极接触部CB中的每一个的顶表面高的高度水平处。地线VSS和电源线VDD中的每一个可以包括导电阻挡膜和布线导电层。导电阻挡膜可以包括例如Ti、Ta、TiN、TaN或其组合。布线导电层可以包括例如Co、Cu、W、其合金或其组合。

图4A和图4B是根据本发明构思的一些实施例的集成电路器件200的截面图。图4A示出了沿图1中的线X1-X1′和线X2-X2′截取的集成电路器件200的截面图，并且图4B示出了沿图1中的线Y1-Y1′截取的集成电路器件200的截面图。

参考图4A和图4B，集成电路器件200可以与参考图1至图3B描述的集成电路器件100基本相同或类似。然而，集成电路器件200包括多条导线ML，所述多条导线ML在通孔接触部CAV上在与多条栅极线GL交叉的方向上延伸。

导线ML中的一些均可以通过通孔接触部CAV和源/漏接触图案CAP连接到源/漏区SD。虽然未示出，但是导线ML中的另一些均可以通过栅极接触部CB连接到栅极线GL。

导线ML可以在衬底110上形成在与地线VSS和电源线VDD相同的高度水平处。导线ML可以包括在第一水平方向(X方向)上彼此平行延伸的多个单向布线层。导线ML中的每一条可以包括导电阻挡膜和布线导电层。导电阻挡膜可以包括例如Ti、Ta、TiN、TaN或其组合。布线导电层可以包括例如Co、Cu、W、其合金或其组合。

图5A和图5B是根据本发明构思的一些实施例的集成电路器件300的截面图。具体地，图5A是沿图1中的线X1-X1′截取的图1中的区域C1的放大截面图，并且图5B是沿图1中的线Y1-Y1′截取的图1中的区域C1的放大截面图。

参考图5A和图5B，集成电路器件300可以与参考图1至图3B描述的集成电路器件100基本相同或类似。然而，集成电路器件300的源/漏接触图案CAP包括金属插塞356而不是金属插塞156。金属插塞356可以包括突出顶部356P，突出顶部356P在比源/漏接触图案CAP的第二部分S2中的导电阻挡膜154高的高度水平处。突出顶部356P可以在其外部边缘中具有圆角356C。在第一水平方向(X方向)上基本上处于突出顶部356P的中部的顶表面部分356T可以在与衬底110的主表面110M平行的方向上基本上平坦地延伸。金属插塞356的具体配置与参考图1至图3B描述的集成电路器件100的金属插塞156的具体配置基本相同或类似。

图6A和图6B是根据本发明构思的一些实施例的集成电路器件400的截面图。具体地，图6A是沿图1中的线X1-X1′截取的图1中的区域C1的放大截面图，并且图6B是沿图1中的线Y1-Y1′截取的图1中的区域C1的放大截面图。

参考图6A和图6B，集成电路器件400可以与参考图1至图3B描述的集成电路器件100基本相同或类似。然而，集成电路器件400的源/漏接触图案CAP包括金属插塞456而不是金属插塞156。金属插塞456可以包括突出顶部456P，突出顶部456P在比源/漏接触图案CAP的第二部分S2中的导电阻挡膜154高的高度水平处。突出顶部456P可以具有顶表面部分456T，顶表面部分456T在远离衬底110的方向上凸起。在第一水平方向(X方向)上，突出顶部456P的顶表面部分456T可以不是平坦地延伸而是以弯曲的形状延伸。在第二水平方向(Y方向)上，突出顶部456P可以在其外部边缘中具有圆角456C。金属插塞456的具体配置可以与参考图1至图3B描述的集成电路器件100的金属插塞156的具体配置基本相同或类似。

图7A和图7B是根据本发明构思的一些实施例的集成电路器件500的截面图。具体地，图7A是沿图1中的线X1-X1′截取的图1中的区域C1的放大截面图，并且图7B是沿图1中的线Y1-Y1′截取的图1中的区域C1的放大截面图。

参考图7A和图7B，集成电路器件500可以与参考图1至图3B描述的集成电路器件100基本相同或类似。然而，集成电路器件500的源/漏接触图案CAP包括金属插塞556而不是金属插塞156。金属插塞556可以包括突出顶部556P，突出顶部556P在比源/漏接触图案CAP的第二部分S2中的导电阻挡膜154高的高度水平处。突出顶部556P可以具有双峰突出部，该双峰突出部在远离衬底110的方向上凸起。

具体地，突出顶部556P可以包括双峰突出部，该双峰突出部包括第一峰T1和第二峰T2，第一峰T1和第二峰T2在远离衬底110的方向上凸起。凹入部556D可以在第一峰T1与第二峰T2之间。突出顶部556P的第一峰T1的相对的侧壁可以关于第一顶点P1对称或不对称。第二峰T2的相对的侧壁可以关于第二顶点P2对称或不对称。在竖直方向(Z方向)上，第一顶点P1的高度水平可以与第二顶点P2的高度水平相等或类似。在一些实施例中，第一顶点P1和第二顶点P2可以与衬底110等距。

突出顶部556P可以在第二水平方向(Y方向)上的外部边缘中具有圆角556C。突出顶部556P的凹入部556D可以在第二水平方向(Y方向)上基本上平坦地延伸。金属插塞556的具体配置与参考图1至图3B描述的集成电路器件100的金属插塞156的具体配置基本上相同。

在图5A至图7B中所示的集成电路器件300、400和500中，源/漏接触图案CAP的第二部分S2的金属插塞356、456和556可以分别包括比第二部分S2中的导电阻挡膜154高的高度水平处的突出顶部356P、456P和556P，并且突出顶部356P、456P和556P中的每一个可以在其外部边缘中包括圆角356C、456C或556C并且包括顶表面部分，顶表面部分可以是平坦的(例如，基本上平面的)(例如，顶表面部分356T)、可以凸起(例如，顶表面部分456T)、或可以包括包含第一峰T1和第二峰T2的双峰突出部(例如，突出顶部556P的顶表面部分)。因此，即使当一些栅极接触部CB中的每一个被布置成与源/漏接触图案CAP的第二部分S2相邻时，也可以充分确保源/漏接触图案CAP的第二部分S2与相邻的栅极接触部CB在第一水平方向(X方向)上的间隔距离。因此，即使当栅极接触部CB和源/漏接触图案CAP的第二部分S2被布置成彼此相邻时，也可以更容易地确保栅极接触部CB与源/漏接触图案CAP之间的绝缘裕度，由此减少或防止栅极接触部CB与源/漏接触图案CAP之间的不希望的短路。

图8A和图8B是根据本发明构思的一些实施例的集成电路器件600的示图，其中，图8A是集成电路器件600的布局，并且图8B是沿图8A中的线X8-X8′截取的截面图。在图1至图3B以及图8A和图8B中，相似的附图标记表示相似的元件，并且可以省略其详细描述。图8A和图8B中所示的集成电路器件600可以包括SRAM阵列，SRAM阵列包括以矩阵布置在衬底110上的多个SRAM单元。

参考图8A和图8B，集成电路器件600包括多个鳍型有源区FA以及多条栅极线GL，其中多个鳍型有源区FA在第一水平方向(X方向)上彼此平行延伸，并且多条栅极线GL在鳍型有源区FA上在第二水平方向(Y方向)上彼此平行延伸。晶体管可以形成在鳍型有源区FA与栅极线GL之间的相应交叉点处。集成电路器件600可以包括多个共享接触部SC，多个共享接触部SC均连接到栅极线GL和源/漏区SD。

在集成电路器件600中，源/漏接触图案CAP中的每一个可以包括导电阻挡膜154和金属插塞156。源/漏接触图案CAP中的每一个可以包括第一部分S1和第二部分S2，第一部分S1和第二部分S2在竖直方向(Z方向)上分别具有不同的高度并且彼此一体地连接。在源/漏接触图案CAP中的每一个中，导电阻挡膜154和金属插塞156可以在第一部分S1和第二部分S2上延伸，以被包括在第一部分S1和第二部分S2中。

在源/漏接触图案CAP中的每一个的第一部分S1中，导电阻挡膜154的顶表面可以在竖直高度水平LV61处与金属插塞156的顶表面共面。在源/漏接触图案CAP中的每一个的第二部分S2中，导电阻挡膜154的最上面的表面的竖直高度水平LV62低于金属插塞156的最上面的表面的竖直高度水平LV63。第二部分S2中的金属插塞156的最上面的表面的竖直高度水平LV63与导电阻挡膜154的最上面的表面的竖直高度水平LV62之间的高度差可以是约1nm至约5nm，例如，约2nm至约3nm。

在源/漏接触图案CAP中的每一个的第二部分S2中，金属插塞156可以包括突出顶部656P，突出顶部656P在比导电阻挡膜154的最上面的表面的竖直高度水平LV62高的高度水平处。在源/漏接触图案CAP中的每一个的第二部分S2中，金属插塞156的突出顶部656P的侧壁可以不覆盖有导电阻挡膜154。

与图3A和图3B所示的突出顶部156P类似，突出顶部656P可以具有平坦的顶表面(例如，基本上平面的顶表面)。然而，实施例不限于此。例如，集成电路器件600的金属插塞156可以包括具有与图5A至图7B所示的突出顶部356P、456P和556P中的一个相同或类似的形状的突出顶部，而不是突出顶部656P。

掩埋绝缘膜170可以覆盖源/漏接触图案CAP中的每一个的第二部分S2的顶表面和绝缘覆盖线140的顶表面。掩埋绝缘膜170可以包括主掩埋部170M和掩埋突出部170P，其中掩埋突出部170P从主掩埋部170M朝着衬底110突出。主掩埋部170M可以与包括在多个第二部分S2中的每一个中的金属插塞156的顶表面、栅间绝缘膜128的一部分和多个绝缘覆盖线140接触。掩埋突出部170P可以在源/漏接触图案CAP中的每一个的第二部分S2上，以与导电阻挡膜154的最上面的表面接触。掩埋突出部170P还可以与金属插塞156的突出顶部656P的侧壁接触。掩埋突出部170P可以填充空间，该空间由第二部分S2的导电阻挡膜154的最上面的表面、金属插塞156的突出顶部656P的侧壁和接触绝缘间隔物150限定。

掩埋绝缘膜170可以具有平坦化的顶表面。掩埋绝缘膜170可以包括填充栅极线GL之间的源/漏接触图案CAP中的每一个的第二部分S2上方的空间的部分。掩埋绝缘膜170的顶表面可以与导电阻挡膜154的最上面的表面和金属插塞156的最上面的表面共面，导电阻挡膜154的最上面的表面和金属插塞156的最上面的表面被包括在源/漏接触图案CAP中的每一个的第一部分S1中，并且可以基本上在竖直高度水平LV61处。

集成电路器件600包括金属插塞156，金属插塞156包括源/漏接触图案CAP的第二部分S2中的突出顶部656P。突出顶部656P的侧壁可以覆盖有掩埋绝缘膜170的掩埋突出部170P。因此，至少可以由掩埋突出部170P确保从形成第二部分S2的导电阻挡膜154和金属插塞156到与第二部分S2相邻的另一导电区的间隔距离。因此，可以确保源/漏接触图案CAP的第二部分S2与相邻的导电区之间的绝缘裕度，由此减少或防止第二部分S2与相邻的导电区之间的不希望的短路并且提高集成电路器件600的可靠性。

图9是根据本发明构思的一些实施例的集成电路器件700的截面图。图9示出了与图8B中的区域C9相对应的部分的放大截面图。

参考图9，集成电路器件700可以与参考图8A和图8B描述的集成电路器件600基本相同或类似。然而，集成电路器件700在源/漏接触图案CAP中包括金属插塞756，而不是金属插塞156。金属插塞756可以包括突出顶部756P，突出顶部756P在比源/漏接触图案CAP的第二部分S2中的导电阻挡膜154高的高度水平处。突出顶部756P可以在外部边缘中具有圆角756C。在第一水平方向(X方向)上基本上处于突出顶部756P的中部的顶表面部分756T可以在与衬底110的主表面110M平行的方向上基本上平坦地延伸。然而，实施例不限于此。例如，突出顶部756P可以具有类似于参考图6A和图6B描述的突出顶部456P的凸起弯曲形状。在另一示例中，类似于参考图7A和图7B描述的突出顶部556P，突出顶部756P可以包括双峰突出部，双峰突出部在远离衬底110的方向上凸起。金属插塞756的具体配置可以与参考图1至图3B描述的集成电路器件100的金属插塞156的具体配置基本相同或类似。

图10A至图10C是根据本发明构思的一些实施例的集成电路器件900的示图，其中，图10A是集成电路器件900的布局，图10B是沿图10A中的线X9-X9′截取的截面图，并且图10C是沿图10A中的线Y9-Y9′截取的截面图。

参考图10A至图10C，集成电路器件900包括多个鳍型有源区F9和多个纳米片堆叠NSS，多个鳍型有源区F9从衬底902突出并且在第一水平方向(例如，X方向)上延伸(例如，纵向延伸)，并且多个纳米片堆叠NSS中的每一个在竖直方向(Z方向)上与下方的鳍型有源区F9分离并且面向鳍型有源区F9的顶表面FT。在本说明书中，术语“纳米片”指代具有与电流流动的方向基本上垂直的截面的导电结构。将理解的是，纳米片包括纳米线。

限定多个鳍型有源区F9的沟槽T9可以形成在衬底902中并且填充有隔离膜912。衬底902、鳍型有源区F9和隔离膜912可以分别与图2A和图2B所示的衬底110、鳍型有源区FA和隔离膜112相同或类似。

多个栅极线960在鳍型有源区F9上在第二水平方向(Y方向)上延伸。纳米片堆叠NSS中的每一个可以在鳍型有源区F9中的一个与栅极线960中的一个之间的交叉点处在鳍型有源区F9中的一个的顶表面FT上方，可以面向鳍型有源区F9中的一个的顶表面FT，并且可以在与鳍型有源区F9中的一个分离的位置处。多个纳米片晶体管可以在衬底902上形成在鳍型有源区F9与栅极线960之间的相应交叉点处。

纳米片堆叠NSS中的每一个可以包括多个纳米片，多个纳米片在鳍型有源区F9中的一个的顶表面FT上方在竖直方向(Z方向)上彼此重叠。纳米片可以包括第一纳米片N1、第二纳米片N2和第三纳米片N3，第一纳米片N1、第二纳米片N2和第三纳米片N3分别与鳍型有源区F9中的每一个的顶表面FT相距不同的竖直距离。如本文使用的“元件A在竖直方向上与元件B重叠”(或类似的措辞)可以表示存在与元件A和元件B两者相交的至少一条竖直线。

虽然图10A示出了纳米片堆叠NSS具有矩形形状，但是实施例不限于此。纳米片堆叠NSS可以根据鳍型有源区F9和栅极线960的形状在平面图中具有各种形状。此外，虽然图10A、图10B和图10C示出了多个纳米片堆叠NSS和多条栅极线960形成在一个鳍型有源区F9上，并且纳米片堆叠NSS沿第一水平方向(X方向)布置在鳍型有源区F9上，但是本发明构思不限于此。一个鳍型有源区F9上的纳米片堆叠NSS的数量不受特别限制。例如，一个纳米片堆叠NSS可以形成在一个鳍型有源区F9上。此外，虽然图10B和图10C示出了纳米片堆叠NSS中的每一个包括三个纳米片，但是实施例不限于此。例如，纳米片堆叠NSS中的每一个可以包括至少两个(例如，二个、四个或更多个)纳米片，并且包括在每个纳米片堆叠NSS中的纳米片的数量不受特别限制。

第一纳米片N1、第二纳米片N2和第三纳米片N3中的每一个可以具有沟道区。在示例实施例中，第一纳米片N1、第二纳米片N2和第三纳米片N3中的每一个可以包括例如Si层、SiGe层或其组合。

多个凹陷区R9可以形成在鳍型有源区F9的上部中，并且多个源/漏区930可以形成在凹陷区R9中。源/漏区930可以包括例如外延生长的半导体层。源/漏区930可以与上面参考图2A和图2B描述的源/漏区SD基本相同或类似。

栅极线960可以在鳍型有源区F9上，以覆盖纳米片堆叠NSS并且围绕第一纳米片N1、第二纳米片N2和第三纳米片N3中的每一个。栅极线960中的每一个可以包括主栅极部分960M和多个子栅极部分960S，主栅极部分960M在第二水平方向(Y方向)上延伸(例如，纵向延伸)以覆盖纳米片堆叠NSS的顶表面，并且多个子栅极部分960S一体地连接到主栅极部分960M，并且分别在第三纳米片N3与第二纳米片N2之间、第二纳米片N2与第一纳米片N1之间、以及第一纳米片N1与鳍型有源区F9之间。第一纳米片N1、第二纳米片N2和第三纳米片N3可以具有由栅极线960围绕的栅极全包围(GAA)结构。栅极线960可以包括例如金属、金属氮化物、金属碳化物或其组合。可以从例如Ti、W、Ru、Nb、Mo、Hf、Ni、Co、Pt、Yb、Tb、Dy、Er和Pd中选择金属。可以从例如TiN和TaN中选择金属氮化物。金属碳化物可以包括例如TiAlC。栅极绝缘膜952可以在纳米片堆叠NSS与栅极线960之间。栅极绝缘膜952可以与参考图2A和图2B描述的栅极绝缘膜132基本相同或类似。

金属硅化物膜982可以形成在源/漏区930中的每一个的顶表面上。金属硅化物膜982可以与参考图2A和图2B描述的金属硅化物膜152基本相同或类似。可以省略金属硅化物膜982。

栅极线960中的每一个的两个侧壁可以覆盖有多个外部绝缘间隔物918。外部绝缘间隔物918可以在多个纳米片堆叠NSS上，以覆盖主栅极部分960M的两个侧壁。外部绝缘间隔物918和源/漏区930可以覆盖有绝缘衬层942。外部绝缘间隔物918和绝缘衬层942可以包括例如SiN、SiCN、SiBN、SiON、SiOCN、SiBCN、SiOC、SiO₂或其组合。可以省略绝缘衬层942。

多个内部绝缘间隔物928在第三纳米片N3与第二纳米片N2之间、第二纳米片N2与第一纳米片N1之间、以及第一纳米片N1与鳍型有源区F9之间。子栅极部分960S中的每一个的两个侧壁中的每一个可以覆盖有内部绝缘间隔物928，其中栅极绝缘膜952在每个子栅极部分960S的侧壁与内部绝缘间隔物928之间。多个内部绝缘间隔物928可以在子栅极部分960S与源/漏区930之间。在示例实施例中，外部绝缘间隔物918和内部绝缘间隔物928可以包括彼此相同的绝缘材料。在示例实施例中，外部绝缘间隔物918和内部绝缘间隔物928可以包括彼此不同的绝缘材料。内部绝缘间隔物928可以包括例如SiN、SiCN、SiBN、SiON、SiOCN、SiBCN、SiOC、SiO₂或其组合。内部绝缘间隔物928还可以包括气隙。

绝缘衬层942可以覆盖有栅间绝缘膜944。栅间绝缘膜944可以包括例如氧化硅膜。多个源/漏接触图案CAP9可以分别在多个接触孔980中，多个接触孔980穿过栅间绝缘膜944和绝缘衬层942。源/漏接触图案CAP9中的每一个可以通过金属硅化物膜982连接到源/漏区930。源/漏接触图案CAP9中的每一个可以包括导电阻挡膜954和金属插塞956。源/漏接触图案CAP9中的每一个可以包括第一部分S91和第二部分S92，第一部分S91和第二部分S92在竖直方向(Z方向)上具有不同的高度，并且彼此一体地连接。

在源/漏接触图案CAP9中的每一个中，导电阻挡膜954和金属插塞956可以在第一部分S91和第二部分S92上延伸，以被包括在第一部分S91和第二部分S92中。

在源/漏接触图案CAP9中的每一个的第一部分S91中，导电阻挡膜954的顶表面可以在竖直高度水平LV91处与金属插塞956的顶表面共面。在源/漏接触图案CAP9中的每一个的第二部分S92中，导电阻挡膜954的最上面的表面的竖直高度水平LV92低于金属插塞956的最上面的表面的竖直高度水平LV93。第二部分S92中的金属插塞956的最上面的表面的竖直高度水平LV93与导电阻挡膜954的最上面的表面的竖直高度水平LV92之间的高度差可以是约1nm至约5nm，例如，约2nm至约3nm。

在源/漏接触图案CAP9中的每一个的第二部分S92中，金属插塞956可以包括突出顶部956P，突出顶部956P在比导电阻挡膜954的最上面的表面的竖直高度水平LV92高的高度水平处。在源/漏接触图案CAP9中的每一个的第二部分S92中，金属插塞956的突出顶部956P的侧壁可以不覆盖有导电阻挡膜954。

与图3A和图3B所示的突出顶部156P类似，突出顶部956P可以具有平坦的顶表面(例如，基本上平面的顶表面)。然而，实施例不限于此。例如，金属插塞956可以包括具有与图5A至图7B所示的突出顶部356P、456P和556P中的一个相同或类似的形状的突出顶部，而不是突出顶部956P。

形成源/漏接触图案CAP9中的每一个的导电阻挡膜954和金属插塞956可以分别与已经参考图2A至图3B描述的导电阻挡膜154和金属插塞156基本相同或类似。栅极线960中的每一条可以覆盖有绝缘覆盖线940。绝缘覆盖线940可以在不同的位置处具有不同的厚度。例如，绝缘覆盖线940可以在第一水平方向(X方向)上具有可变的厚度。绝缘覆盖线940可以与参考图2A和图2B描述的绝缘覆盖线140基本相同或类似。

掩埋绝缘膜970可以覆盖源/漏接触图案CAP9中的每一个的第二部分S92的顶表面和绝缘覆盖线940的顶表面。掩埋绝缘膜970可以与第二部分S92的顶表面和绝缘覆盖线940的顶表面接触。

掩埋绝缘膜970可以包括主掩埋部970M和掩埋突出部970P，掩埋突出部970P从主掩埋部970M朝着衬底902突出。主掩埋部970M可以与包括在多个第二部分S92中的每一个中的金属插塞956的顶表面、绝缘衬层942的一部分、栅间绝缘膜944的一部分和多个绝缘覆盖线940接触。掩埋突出部970P可以在源/漏接触图案CAP9中的每一个的第二部分S92上，以与导电阻挡膜954的顶表面接触。掩埋突出部970P还可以与金属插塞956的突出顶部956P的侧壁接触。掩埋突出部970P可以填充空间，该空间由第二部分S92的导电阻挡膜954的顶表面、金属插塞956的突出顶部956P的侧壁和栅间绝缘膜944的侧壁限定。

掩埋绝缘膜970可以具有平坦化的项表面。掩埋绝缘膜970可以包括填充栅极线960之间的源/漏接触图案CAP9中的每一个的第二部分S92上方的空间的部分。掩埋绝缘膜970的顶表面可以与导电阻挡膜954和金属插塞956的相应的最上面的表面共面，导电阻挡膜954和金属插塞956的相应的最上面的表面被包括在源/漏接触图案CAP9中的每一个的第一部分S91中，并且可以基本上在竖直高度水平LV91处。掩埋绝缘膜970的具体配置可以与上面参考图2A至图3B描述的掩埋绝缘膜170的具体配置相同或类似。参考图10A至图10C描述的集成电路器件900包括金属插塞956，金属插塞956包括源/漏接触图案CAP9中的每一个的第二部分S92中的突出顶部956P。突出顶部956P的侧壁可以覆盖有掩埋绝缘膜970的掩埋突出部970P。因此，至少可以由掩埋突出部970P确保从形成第二部分S92的导电阻挡膜954和金属插塞956到与第二部分S92相邻的另一导电区的间隔距离。因此，可以确保源/漏接触图案CAP9中的每一个的第二部分S92与相邻的导电区之间的绝缘裕度，由此减少或防止第二部分S92与相邻的导电区之间的不希望的短路并且提高集成电路器件900的可靠性。

在下文中，将利用具体的示例描述根据本发明构思的一些实施例的制造集成电路器件的方法。

图11A至图22B是示出了根据本发明构思的一些实施例的制造集成电路器件的方法的截面图。图11A、图12A、图13A、图14A、图15A、图16A、图17A、图18A、图19A、图20A、图21A和图22A示出了分别与分别沿图1中的线X1-X1′和线X2-X2′截取的截面相对应的部分，并且图11B、图12B、图13B、图14B、图15B、图16B、图17B、图18B、图19B、图20B、图21B和图22B示出了与沿图1中的线Y1-Y1′截取的截面相对应的部分。在下文中，将参考图11A至图22B描述制造图1至图3B所示的集成电路器件100的方法的示例。

参考图11A和图11B，可以通过在第一器件区RX1和第二器件区RX2中部分地蚀刻衬底110，来形成多个鳍型有源区FA和隔离膜112，多个鳍型有源区FA在竖直方向(Z方向)上从衬底110的主表面110M突出并且在第一水平方向(X方向)上彼此平行延伸，并且隔离膜112覆盖鳍型有源区FA中的每一个的下部的两个侧壁。可以通过蚀刻隔离膜112的一部分和衬底110的一部分来形成限定第一器件区RX1和第二器件区RX2的深沟槽DT，并且深沟槽DT可以填充有隔离绝缘膜114。因此，器件隔离区DTA中的深沟槽DT可以填充有隔离绝缘膜114。在第一器件区RX1和第二器件区RX2中，鳍型有源区FA可以从隔离膜112的顶表面向上突出。

参考图12A和图12B，延伸至与鳍型有源区FA交叉的多个虚设栅极结构DGS形成在隔离膜112和隔离绝缘膜114上。虚设栅极结构DGS中的每一个可以包括顺序地堆叠在鳍型有源区FA上的虚设栅极绝缘膜D12、虚设栅极线D14和虚设绝缘覆盖层D16。虚设栅极绝缘膜D12可以包括例如氧化硅。虚设栅极线D14可以包括例如多晶硅。虚设绝缘覆盖层D16可以包括例如氮化硅。

绝缘间隔物120可以形成在虚设栅极结构DGS中的每一个的两个侧壁中的每一个上，并且通过部分地蚀刻每个虚设栅极结构DGS的两个侧壁处暴露的鳍型有源区FA，可以在多个鳍型有源区FA中的每一个的上部中形成多个凹陷区RR。之后，可以形成填充凹陷区RR的多个源/漏区SD。

可以在虚设栅极结构DGS之间形成隔离膜112、隔离绝缘膜114、源/漏区SD和覆盖源/漏区SD的栅间绝缘膜128。在示例实施例中，在形成栅间绝缘膜128之前，还可以形成覆盖源/漏区SD的绝缘衬层(未示出)。绝缘衬层可以包括例如SiN、SiCN、SiBN、SiON、SiOCN、SiBCN、SiOC、SiO₂或其组合。

参考图13A和图13B，通过使用例如化学机械抛光(CMP)工艺从所得到的图12A和图12B的结构去除虚设绝缘覆盖层D16和虚设绝缘覆盖层D16周围的绝缘膜，暴露虚设栅极线D14。此时，栅间绝缘膜128和绝缘间隔物120的高度可以降低。

参考图14A和图14B，通过从所得到的图13A和图13B的结构去除多条虚设栅极线D14和多个虚设栅极绝缘膜D12，提供多个栅极空间GA。绝缘间隔物120、鳍型有源区FA、隔离膜112和隔离绝缘膜114可以通过栅极空间GA暴露。

参考图15A和图15B，在所得到的图14A和图14B的结构的栅极空间GA中形成栅极绝缘膜132、栅极线GL和绝缘覆盖线140。

为了形成栅极绝缘膜132、栅极线GL和绝缘覆盖线140，可以形成多个栅极绝缘膜132和多条栅极线GL以填充栅极空间GA，然后多个栅极绝缘膜132和多条栅极线GL被回蚀以降低，从而仅填充栅极空间GA的下部。在栅极绝缘膜132和栅极线GL的回蚀期间，限定栅极空间GA的绝缘间隔物120的上部还可以被去除，使得绝缘间隔物120的高度可以降低。之后，可以形成绝缘覆盖线140，以覆盖栅极空间GA中的栅极线GL、栅极绝缘膜132和绝缘间隔物120中的每一个的顶表面，并且填充栅极空间GA的上部。

在示例实施例中，在形成栅极绝缘膜132之前，可以形成界面膜(未示出)，以覆盖由栅极空间GA暴露的鳍型有源区FA中的每一个的表面。例如，为了形成界面膜，栅极空间GA中暴露的鳍型有源区FA可以被部分地氧化。

参考图16A和图16B，穿过栅间绝缘膜128形成多个源/漏接触孔CAH以暴露源/漏区SD，并且形成接触绝缘间隔物150，以覆盖源/漏接触孔CAH中的每一个的内侧壁。为了形成接触绝缘间隔物150，可以形成绝缘间隔物膜，以共形地覆盖源/漏接触孔CAH中的每一个的内侧壁，然后各向异性地蚀刻绝缘间隔物膜，以通过每个源/漏接触孔CAH暴露源/漏区SD。因此，可以获得多个接触绝缘间隔物150，多个接触绝缘间隔物150中的每一个包括绝缘间隔物膜的残留在源/漏接触孔CAH的侧壁上的部分。

形成多个金属硅化物膜152和多个初步源/漏接触部RCA，多个金属硅化物膜152分别在源/漏接触孔CAH的下部中覆盖源/漏区SD，并且多个初步源/漏接触部RCA分别填充源/漏接触孔CAH。初步源/漏接触部RCA可以包括导电阻挡膜154和金属插塞156。在本说明书中，包括在初步源/漏接触部RCA中的导电阻挡膜154可以被称为“初步导电阻挡膜”，并且包括在初步源/漏接触部RCA中的金属插塞156可以被称为“初步金属插塞”。

在示例实施例中，可以通过执行在下文中描述的工艺来形成金属硅化物膜152、导电阻挡膜154和金属插塞156。首先，可以在源/漏接触孔CAH中形成共形地覆盖源/漏区SD的金属衬层。金属衬层可以包括例如Ti、W、Ru、Nb、Mo、Hf、Ni、Co、Pt、Yb、Tb、Dy、Er、Pd或其组合。之后，可以形成导电阻挡膜154，以覆盖金属衬层的已暴露的表面和源/漏接触孔CAH的内侧壁。可以使用例如物理气相沉积(PVD)、CVD、或原子层沉积(ALD)来形成金属衬层和导电阻挡膜154。之后，可以对所得到的包括金属衬层和导电阻挡膜154在内的结构执行热处理，以引起源/漏区SD的半导体材料与金属衬层的金属之间的反应，由此形成覆盖源/漏区SD的金属硅化物膜152。在示例实施例中，在形成金属硅化物膜152之后，金属衬层的一部分可以残留在金属硅化物膜152中的每一个与导电阻挡膜154之间。在示例实施例中，整个金属衬层可以用于形成金属硅化物膜152，因此金属衬层不会残留在金属硅化物膜152中的每一个与导电阻挡膜154之间。

之后，金属膜可以在所得到的包括金属硅化物膜152和导电阻挡膜154在内的结构上形成为足够厚以填充源/漏接触孔CAH中的每一个的内部。可以使用例如CVD、PVD或电镀来形成金属膜。之后，可以通过使用例如CMP去除导电阻挡膜154和金属膜的不需要的部分以暴露栅间绝缘膜128的顶表面，来形成源/漏接触孔CAH中的每一个中的包括残留在导电阻挡膜154上的金属膜在内的金属插塞156。

参考图17A和图17B，通过执行用于在所得到的图16A和图16B的结构中选择性地去除导电阻挡膜154的一部分(例如，上部)的回蚀工艺，来降低导电阻挡膜154的顶表面的高度。因此，可以在源/漏接触孔CAH中的每一个中的金属插塞156与接触绝缘间隔物150之间形成暴露导电阻挡膜154的顶表面的上凹陷部UR。金属插塞156的外侧壁和接触绝缘间隔物150的内侧壁可以通过上凹陷部UR而暴露。

在示例实施例中，暴露导电阻挡膜154的顶表面的上凹陷部UR的竖直高度URH可以是约1nm至约5nm，例如，约2nm至约3nm。

参考图18A和图18B，形成蚀刻停止膜160，以覆盖所得到的图17A至图17B的结构的顶表面，并且可以在蚀刻停止膜160上形成多个掩模图案MP，以部分地覆盖初步源/漏接触部RCA。掩模图案MP可以被定位成与图1中的源/漏通孔接触部CAV相对应。在一些实施例中，掩模图案MP中的每一个可以与上凹陷部UR的第一部分重叠，并且可以不与上凹陷部UR的第二部分重叠，如图18A和图18B所示。

蚀刻停止膜160可以包括与掩模图案MP不同的材料。在示例实施例中，蚀刻停止膜160可以包括例如SiOC、SiN或其组合，并且掩模图案MP可以包括例如氧化硅膜、旋涂硬掩模(SOH)膜、光致抗蚀剂膜或其组合，但是实施例不限于此。

参考图19A和图19B，使用掩模图案MP作为蚀刻掩模，对蚀刻停止膜160进行蚀刻，并且暴露的初步源/漏接触部RCA在特定的蚀刻气氛中被蚀刻以降低。因此，可以形成在不同的位置处具有不同的高度的多个源/漏接触图案CAP。源/漏接触图案CAP中的每一个可以包括第一部分S1和第二部分S2，第一部分S1和第二部分S2在竖直方向(Z方向)上具有不同的高度，并且彼此一体地连接。第一部分S1可以包括金属插塞156的第一部分，并且第二部分S2可以包括金属插塞156的第二部分。金属插塞156的第一部分和第二部分中的每一个可以是作为单片式或单体式膜并且通过单个工艺形成的金属膜的一部分，并且金属插塞156的第一部分和第二部分可以彼此连接而不存在接口或界线。第一部分S1可以包括导电阻挡膜154的第一部分，并且第二部分S2可以包括导电阻挡膜154的第二部分。导电阻挡膜154的第一部分和第二部分中的每一个可以是作为单片式或单体式膜并且通过单个工艺形成的阻挡膜的一部分，并且导电阻挡膜154的第一部分和第二部分可以彼此连接而不存在接口或界线。

可以提供特定的蚀刻气氛，以蚀刻形成初步源/漏接触部RCA的含金属膜。在特定的蚀刻气氛中，形成初步源/漏接触部RCA的含金属膜的蚀刻量可以大于形成多个绝缘覆盖线140的绝缘膜的蚀刻量，并且形成绝缘覆盖线140的绝缘膜的蚀刻量可以大于0。在通过使用掩模图案MP作为蚀刻掩模蚀刻初步源/漏接触部RCA的已暴露的部分降低金属插塞156和接触绝缘间隔物150中的每一个的同时，图17A和图17B所示的包括上凹陷部UR的初步源/漏接触部RCA的顶表面的轮廓可以向下转移。因此，在形成源/漏接触图案CAP之后，可以在源/漏接触图案CAP中的每一个的第二部分S2的顶表面上形成金属插塞156与接触绝缘间隔物150之间的暴露导电阻挡膜154的顶表面的下凹陷部LR。源/漏接触图案CAP中的每一个的金属插塞156的外侧壁和接触绝缘间隔物150的内侧壁可以通过下凹陷部LR而暴露。

在示例实施例中，暴露导电阻挡膜154的顶表面的下凹陷部LR的竖直高度LRH可以是约1nm至约5nm，例如，约2nm至约3nm。

绝缘覆盖线140的在使用掩模图案MP作为蚀刻掩模蚀刻初步源/漏接触部RCA的已暴露的部分的同时暴露于特定的蚀刻气氛的部分的高度可以降低。

在特定的蚀刻气氛中，在形成包括第一部分S1和第二部分S2在内的源/漏接触图案CAP的同时，掩模图案MP、多个绝缘间隔物120和栅间绝缘膜128中的每一个的高度可以降低。

参考图20A和图20B，绝缘膜在所得到的图19A和图19B的结构上形成为具有足以填充掩模图案MP之间的空间的厚度，并且对所得到的包括绝缘膜的结构执行平坦化，以形成包括经平坦化的绝缘膜的掩埋绝缘膜170。在执行平坦化直到获得掩埋绝缘膜170为止的同时，去除掩模图案MP、蚀刻停止膜160、源/漏接触图案CAP中的每一个的上部，使得形成源/漏接触图案CAP中的每一个的第一部分S1的导电阻挡膜154和金属插塞156的相应顶表面可以彼此共面并且可以基本上在竖直高度水平LV1处。

源/漏接触图案CAP中的每一个的第二部分S2和绝缘覆盖线140可以覆盖有掩埋绝缘膜170。可以形成掩埋绝缘膜170，以填充栅极线GL之间的源/漏接触图案CAP中的每一个的第二部分S2上方的空间。掩埋绝缘膜170可以包括掩埋突出部170P，掩埋突出部170P填充第二部分S2的顶表面上的下凹陷部LR(参见图19A和图19B)。

掩埋绝缘膜170可以具有经平坦化的顶表面(例如，平坦的或基本上千面的顶表面)。掩埋绝缘膜170的顶表面可以在与形成第一部分S1的导电阻挡膜154和金属插塞156的相应顶表面相同的平面上基本上在竖直高度水平LV1处延伸。

参考图21A和图21B，在所得到的图20A和图20B的结构上形成绝缘结构180。绝缘结构180可以包括蚀刻停止膜182和层间绝缘膜184，蚀刻停止膜182和层间绝缘膜184顺序地形成在掩埋绝缘膜170和源/漏接触图案CAP上。

参考图22A和图22B，分别形成连接到源/漏接触图案CAP的相应第一部分S1的多个源/漏通孔接触部CAV和连接到多条栅极线GL的多个栅极接触部CB。

在示例实施例中，可以同时形成源/漏通孔接触部CAV和栅极接触部CB。在示例实施例中，可以使用分离的工艺顺序地形成源/漏通孔接触部CAV和栅极接触部CB。在这种情况下，可以在形成源/漏通孔接触部CAV之后形成栅极接触部CB，或者可以在形成栅极接触部CB之后形成源/漏通孔接触部CAV。

源/漏通孔接触部CAV中的每一个可以穿过绝缘结构180并且与源/漏接触图案CAP中的一个的第一部分S1的顶表面接触。栅极接触部CB中的每一个可以穿过层间绝缘膜184、蚀刻停止膜182、掩埋绝缘膜170和绝缘覆盖线140中的一个并且与栅极线GL中的一个的顶表面接触。

一些栅极接触部CB中的每一个可以接触与源/漏接触图案CAP的第二部分S2相邻的位置中的栅极线GL接触。在这种情况下，如图22A所示，掩埋绝缘膜170的掩埋突出部170P可以在源/漏接触图案CAP的第二部分S2与在第一水平方向(X方向)上与第二部分S2相邻的栅极线GL之间。因此，至少可以由掩埋突出部170P确保从形成第二部分S2的导电阻挡膜154和金属插塞156到栅极线GL的间隔距离。因此，即使当栅极接触部CB与源/漏接触图案CAP的第二部分S2相邻时，也可以确保栅极接触部CB与源/漏接触图案CAP之间的绝缘裕度，由此减少或防止栅极接触部CB与源/漏接触图案CAP之间的不希望的短路。

图23A至图23D是示出了根据本发明构思的一些实施例的制造集成电路器件的方法的截面图。图23A至图23D按顺序的阶段示出了分别与分别沿图1中的线X1-X1′和线X2-X2′截取的截面相对应的部分的截面图。在下文中，将参考图23A至图23D描述制造图1至图3B所示的集成电路器件100的方法的另一示例。

参考图23A，使用参考图18A和图18B描述的方法，在通过执行参考图11A至图16B描述的用于形成多个初步源/漏接触部RCA的方法获得的已得到的结构上形成蚀刻停止膜160和多个掩模图案MP。

参考图23B，在所得到的图23A的结构中使用掩模图案MP作为蚀刻掩模对蚀刻停止膜160进行蚀刻，由此暴露初步源/漏接触部RCA中的一些初步源/漏接触部RCA。

参考图23C，使用掩模图案MP作为蚀刻掩模对所得到的图23B的结构执行回蚀工艺，使得通过参考图17A和图17B描述的方法选择性地去除初步源/漏接触部RCA中的每个已暴露的初步源/漏接触部RCA中的导电阻挡膜154的一部分。因此，导电阻挡膜154的顶表面的高度降低，并且形成上凹陷部UR。

参考图23D，通过与参考图19A和图19B描述的方法类似的方法通过使用掩模图案MP作为蚀刻掩模蚀刻所得到的图23C的结构中的初步源/漏接触部RCA来形成多个源/漏接触图案CAP，多个源/漏接触图案CAP均包括第一部分S1和第二部分S2，第一部分S1和第二部分S2彼此一体地连接。可以在源/漏接触图案CAP中的每一个的第二部分S2的顶表面上形成金属插塞156与接触绝缘间隔物150之间的暴露导电阻挡膜154的顶表面的下凹陷部LR。

之后，可以通过执行参考图20A至图22B描述的工艺制造图1至图3B所示的集成电路器件100。

图24A和图24B是示出了根据本发明构思的一些实施例的制造集成电路器件的方法的截面图。图24A和图24B按顺序的阶段示出了分别与分别沿图1中的线X1-X1′和线X2-X2′截取的截面相对应的部分的截面图。在下文中，将参考图24A和图24B描述制造图1至图3B所示的集成电路器件100的方法的又一示例。

参考图24A，当在所得到的包括通过参考图23A和图23B描述的方法形成的初步源/漏接触部RCA在内的结构上形成蚀刻停止膜160和掩模图案MP之后，通过与参考图23D描述的方法类似的方法使用掩模图案MP作为蚀刻掩模来蚀刻初步源/漏接触部RCA，使得与图2A和图2B所示的源/漏接触图案CAP中的每一个的第二部分S2相对应的部分的高度降低。

在通过使用掩模图案MP作为蚀刻掩模蚀刻初步源/漏接触部RCA的已暴露的部分降低初步源/漏接触部RCA中的一些初步源/漏接触部RCA的高度的同时，图23B中的初步源/漏接触部RCA中的每一个的顶表面的轮廓可以向下转移。因此，在初步源/漏接触部RCA中的每一个的高度降低的部分中，导电阻挡膜154的顶表面可以基本上在与金属插塞156的顶表面相同的高度水平处。

参考图24B，使用掩模图案MP作为蚀刻掩模对所得到的图24A的结构执行回蚀工艺，使得通过与参考图17A和图17B描述的方法类似的方法选择性地去除初步源/漏接触部RCA中的每个已暴露的初步源/漏接触部RCA中的导电阻挡膜154的一部分，由此降低了导电阻挡膜154的顶表面的高度并且形成了下凹陷部LR。因此，可以形成多个源/漏接触图案CAP，多个源/漏接触图案CAP均包括彼此一体地连接的第一部分S1和第二部分S2。

在一些实施例中，代替执行参考图24B描述的工艺，可以通过当在参考图24A描述的工艺中使用掩模图案MP作为蚀刻掩模来蚀刻初步源/漏接触部RCA的同时应用蚀刻气氛，使用初步源/漏接触部RCA的一步蚀刻，根据所得到的图23B的结构获得所得到的图24B的结构，其中在蚀刻气氛中，可以适当地控制导电阻挡膜154和金属插塞156中的每一个的蚀刻选择性。可以通过使用掩模图案MP作为蚀刻掩模对图23B所示的结构执行单个蚀刻工艺，来形成图24B所示的结构。

之后，可以通过执行参考图20A至图22B描述的工艺制造图1至图3B所示的集成电路器件100。

虽然已经参考图11A至图22B、图23A至图23D、以及图24A和图24B描述了制造图1至图3B所示的集成电路器件100的方法的示例，但是本领域技术人员将理解的是，在不背离本发明构思的范围的情况下，可以通过对参考图11A至图22B、图23A至图23D、以及图24A和图24B描述的方法进行各种修改和改变来制造图4A和图4B所示的集成电路器件200、图5A和图5B所示的集成电路器件300、图6A和图6B所示的集成电路器件400、图7A和图7B所示的集成电路器件500、图8A和图8B所示的集成电路器件600、图9所示的集成电路器件700、图10A至图10C所示的集成电路器件900、以及具有基于上述集成电路器件而修改和改变的各种结构的其他集成电路器件。

在示例实施例中，参考图11A至图22B描述的制造集成电路器件100的工艺可以用于制造图4A和图4B所示的集成电路器件200。然而，在参考图22A和图22B描述的阶段中形成源/漏通孔接触部CAV和栅极接触部CB之后，还可以执行形成连接到源/漏通孔接触部CAV和栅极接触部CB的多条导线ML的工艺。

在示例实施例中，为了制造图5A和图5B所示的集成电路器件300以及图6A和图6B所示的集成电路器件400，可以使用已经参考图11A至图22B描述的制造集成电路器件100的工艺。然而，在参考图17A和图17B描述的形成上凹陷部UR的工艺和/或参考图19A和图19B描述的形成下凹陷部LR的工艺中，可以控制导电阻挡膜154相对于金属插塞156的蚀刻选择性，使得可以在包括下凹陷部LR的最终结构中形成金属插塞356(其在突出顶部356P的外部边缘中具有圆角356C，如参考图5A和图5B所述)或金属插塞456(其在突出顶部456P中具有顶表面部分456T和圆角456C，如参考图6A和图6B所述)，而不是金属插塞156。

在示例实施例中，为了制造图7A和图7B所示的集成电路器件500，可以使用已经参考图11A至图22B描述的制造集成电路器件100的工艺。然而，在参考图16A和图16B所述的形成金属插塞156的工艺中，金属插塞156可以被形成为至少在其内部中具有缝隙或空隙，并且在参考图17A和图17B所述的形成上凹陷部UR的工艺和/或参考图19A和图19B所述的形成下凹陷部LR的工艺中，可以控制导电阻挡膜154相对于金属插塞156的蚀刻选择性，使得金属插塞156的由于金属插塞156中的缝隙或空隙而相对较弱的部分在用于形成上凹陷部UR或下凹陷部LR的蚀刻工艺期间也被蚀刻，从而在包括下凹陷部LR的最终结构中形成在突出顶部556P中具有双峰突出部的金属插塞556，而不是金属插塞156。

图25A至图31是示出了根据本发明构思的一些实施例的制造集成电路器件的方法的截面图，其中，图25A、图26A、图27A、图28A、图29A、图30A和图31示出了与沿图10A中的线X9-X9′截取的截面相对应的部分，并且图25B、图26B、图27B、图28B、图29B和图30B示出了与沿图10A中的线Y9-Y9′截取的截面相对应的部分。在下文中，将参考图25A至图31描述制造图10B至图10C所示的集成电路器件900的方法的示例。在图1至图10C以及图25A和图31中，相似的附图标记和字符表示相似的元件，并且可以省略了其详细描述。

参考图25A和图25B，多个牺牲半导体层904和多个纳米片半导体层NS交替地堆叠在衬底902上。牺牲半导体层904可以包括与纳米片半导体层NS不同的材料。在示例实施例中，牺牲半导体层904可以包括例如SiGe，并且纳米片半导体层NS可以包括例如Si。

参考图26A和图26B，通过部分地蚀刻牺牲半导体层904、纳米片半导体层NS和衬底902形成沟槽T9，并且在沟槽T9中形成隔离膜912。因此，可以形成由沟槽T9限定的鳍型有源区F9。牺牲半导体层904和纳米片半导体层NS的堆叠结构残留在鳍型有源区F9的顶表面FT上。

参考图27A和图27B，在所得到的图26A和图26B的结构的牺牲半导体层904和纳米片半导体层NS的堆叠结构上形成多个虚设栅极结构DGS9，并且形成分别覆盖虚设栅极结构DGS9中的每一个的两个侧壁的多个外部绝缘间隔物918。之后，使用虚设栅极结构DGS9和外部绝缘间隔物918作为蚀刻掩模，部分地蚀刻牺牲半导体层904和纳米片半导体层NS，使得纳米片半导体层NS被分离为多个纳米片堆叠NSS，其中纳米片堆叠NSS包括第一纳米片N1、第二纳米片N2和第三纳米片N3。之后，蚀刻在纳米片堆叠NSS之间暴露的鳍型有源区F9，由此在鳍型有源区F9的上部中形成多个凹陷区R9。

虚设栅极结构DGS9中的每一个可以在第二水平方向(Y方向)上延伸(例如，纵向延伸)。虚设栅极结构DGS9中的每一个可以具有这样的结构，即，在该结构中，绝缘层D962、虚设栅极层D964和覆盖层D966顺序地堆叠。在示例实施例中，绝缘层D962可以包括例如氧化硅，虚设栅极层D964可以包括例如多晶硅，并且覆盖层D966可以包括例如氮化硅。

参考图28A和图28B，通过部分地去除暴露在所得到的图27A和图27B的结构的凹陷区R9周围的牺牲半导体层904，在第一纳米片N1、第二纳米片N2和第三纳米片N3以及顶表面FT之间形成多个凹口(例如，开口)，并且形成填充所述凹坑的多个内部绝缘间隔物928。

参考图29A和图29B，通过从所得到的图28A和图28B的结构的凹陷区R9的已暴露的表面外延生长半导体材料，形成多个源/漏区930，形成绝缘衬层942，以覆盖所得到的包括源/漏区930的结构，在绝缘衬层942上形成栅间绝缘膜944，并且通过平坦化绝缘衬层942和栅间绝缘膜944中的每一个的顶表面，暴露覆盖层D966的顶表面。之后，通过去除虚设栅极结构DGS9来提供栅极空间GS，并且通过栅极空间GS去除牺牲半导体层904，使得栅极空间GS延伸到第一纳米片N1、第二纳米片N2和第三纳米片N3以及顶表面FT之间的空间。

参考图30A和图30B，形成栅极绝缘膜952，以覆盖第一纳米片N1、第二纳米片N2和第三纳米片N3以及鳍型有源区F9中的每一个的已暴露的表面，在栅极绝缘膜952上形成多条栅极线960，以填充多个栅极空间GS，并且去除栅极线960中的每一条的上部以及栅极线960周围的栅极绝缘膜952和外部绝缘间隔物918中的每一个的上部，以清空栅极空间GS中的每一个的上部。之后，栅极空间GS中的每一个的上部填充有绝缘覆盖线940。因为在形成栅极线960和绝缘覆盖线940期间执行平坦化，所以绝缘衬层942和栅间绝缘膜944中的每一个的高度可以降低。

参考图31，通过部分地蚀刻栅间绝缘膜944和绝缘衬层942，形成暴露源/漏区930的多个接触孔980，并且在接触孔980中的每一个中形成金属硅化物膜982和初步源/漏接触部RCA9。

在示例实施例中，可以使用已经参考图16A和图16B描述的形成金属硅化物膜152和初步源/漏接触部RCA的方法来形成金属硅化物膜982和初步源/漏接触部RCA9。

之后，可以对所得到的图31的结构执行与参考图17A至图19B描述的工艺类似的工艺，由此根据多个初步源/漏接触部RCA9形成多个源/漏接触图案CAP9(参见图10B)。此时，绝缘覆盖线940的一部分的高度降低，使得绝缘覆盖线940可以在第一水平方向(X方向)上具有可变的厚度。之后，可以通过使用已经参考图20A和图20B描述的形成掩埋绝缘膜170的方法形成掩埋绝缘膜970，来制造图10A至图10C所示的集成电路器件900。

在附图中，示出为彼此接触而没有中间元件的两个元件可以彼此直接接触。

尽管已经参考本发明构思的一些示例实施例具体示出和描述了本发明构思，但是将理解，在不脱离本发明构思的范围的情况下，可以在形式和细节上进行各种改变。因此，在法律允许的最大范围内，本发明构思的范围将由所附权利要求及其等同物的可允许的最宽解释来确定，而不应受到之前的详细描述的约束或限制。