具体实施方式

在半导体封装中，可以将包含电介质层和电介质层中的导电层的重新分布结构附接到衬底。为了电连接衬底和重新分布结构，可以进行激光钻孔工艺，例如CO₂激光钻孔，随后进行电镀工艺。具体地说，为了电连接的目的，导电层可以设计有通孔衬垫。然后，CO₂激光钻孔穿透重新分布结构的导电层的电介质层和通孔衬垫。由于CO₂激光钻孔对电介质材料的蚀刻速率大于对导电材料的蚀刻速率，因此去除的电介质材料比导电材料多。因此，与通孔衬垫相比，在钻通孔的壁上的电介质层趋向于向内凹陷。在随后的电镀过程中，钻通孔的壁上的不均匀或不连续的轮廓会引起问题，例如，在电镀材料和电介质层或通孔衬垫之间的不良粘附，导致其间的裂纹或分层。

根据本公开的实施例的半导体装置封装包含衬底和附接到衬底的重新分布结构。重新分布结构包含电介质层和电介质层中的导电层。导电层促进信号从衬底上的第一导电衬垫向重新分布结构上的第二导电衬垫扇出。半导体装置封装还包含导电元件和导电通孔。设置在重新分布结构中的导电元件电连接在第二导电衬垫和每个导电层之间。导电通孔电连接在第一导电衬垫与第二导电衬垫之间，并且与导电元件电连接。然而，穿过导电元件与导电层电连接的导电通孔与导电层分离。具体地说，导电通孔延伸穿过电介质层而不与导电层物理接触。利用此设计，在半导体装置封装的制造过程中，尤其是在通过使用钻孔工艺形成导电通孔的过程中，在钻通重新分布结构的同时，仅穿透电介质层，并且电介质层中的导电层保持完整。相反，在一些现有的方法中，在重新分布结构中的电介质层和导电层都被穿透，导致在钻通孔的壁上的导电层之间的不均匀的分布或甚至不连续的连接。根据本公开的半导体装置封装解决了这个问题。

以下公开提供了用于实现所提供的主题的不同特征的许多不同实施例或实例。下文描述了组件和布置的具体实例。当然，这些仅仅是实例，并不旨在进行限制。在本公开中，在以下描述中，对在第二特征之上或上形成第一特征的参考可以包含其中第一和第二特征直接接触形成的实施例，并且还可以包含其中可以在第一和第二特征之间形成附加特征的实施例，使得第一和第二特征可以不直接接触。另外，本公开可以在各种实例中重复参考数字和/或字母。这种重复是为了简单和清楚的目的，并且本身不规定所讨论的各种实施例和/或配置之间的关系。

在下文中详细讨论本公开的实施例。然而，应了解，本公开提供可在多种特定上下文中体现的许多适用概念。所讨论的具体实施例仅仅是说明性的，并不限制本公开的范围。

图1A是根据实施例的半导体装置封装100A的横截面图。

参考图1A，半导体装置封装100A包含衬底10、重新分布结构50、导电衬垫14、导电通孔15以及导电元件17。

衬底10包含在其表面10s上的导电衬垫10c。粘合剂层10a设置在衬底10和重新分布结构50之间。导电衬垫10c嵌入在粘合剂层10a中。

重新分布结构50包含第一电介质层11、第二电介质层12以及第三电介质层13。第一电介质层11设置在第二电介质层12上，第二电介质层12设置在第三电介质层13上，并且第三电介质层13设置在衬底10之上的粘合剂层10a上。具体地说，第一电介质层11具有第一表面111和与第一表面111相对的第二表面112。第二电介质层12设置在第二表面112上。第二电介质层12具有面向导电衬垫10c的表面121。第三电介质层13设置在第二电介质层12的表面121上。第三电介质层13具有面向导电衬垫10c的表面131。粘合剂层10a设置在第三电介质层13的表面131上。

在实施例中，第一电介质层11可以包含硼磷硅酸盐玻璃(BPSG)、氧化硅、氮化硅、氮氧化硅、未掺杂的硅酸盐玻璃(USG)、其任何组合等。用于第二电介质层12和第三电介质层13的适当材料可以与第一电介质层11的材料类似或相同，因此不再进一步讨论。

重新分布结构50进一步包含设置在电介质层11中的导电层16a。第一导电层16a直接接触导电元件17，导电元件17又直接接触导电通孔15。然而，第一导电层16a与导电通孔15分离。适用于第一导电层16a的材料可以包含但不限于镍、铜、金、钛、钨或铂。

第一导电层16a包含第一、第二和第三部分16a1、16a2和16a3。基本上设置在第二表面112上的第一部分16a1在不同于在第一方向上延伸的导电通孔15的方向上延伸。相对于衬底10设置在高于第一部分16a1的高度处的第三部分16a3也在不同于第一方向的方向上延伸。第二部分16a2在基本上平行于第一方向的方向上延伸。第二部分16a2连接第一部分16a1和第三部分16a3。第一导电层16a进一步包含与第一部分16a1、第二部分16a2和第三部分16a3基本共形的晶种层16s1。设置在第三部分16a3上的晶种层16s1的一部分直接接触导电元件17的第一表面17s2，并且将第一导电层16a电连接到导电元件17。

导电衬垫14设置在第一电介质层11的第一表面111上。导电衬垫14电连接到并设置在导电通孔15上。而且，导电衬垫14电连接到并设置在导电元件17的第二表面17s1(例如顶表面)上。此外，导电衬垫14可以覆盖导电元件17。导电衬垫14包含在第一电介质层11的第一表面111和导电元件17的第二表面17s1上的晶种层14s。导电衬垫14的材料可以包含但不限于镍、铜、金、钛、钨或铂。在一些实施例中，假定导电衬垫14由无电镀形成，则导电衬垫14可以排除晶种层14s。

导电通孔15与导电元件17电连接，导电元件17设置在重新分布结构50的第一电介质层11中。导电通孔15从导电衬垫14穿过导电元件17和重新分布结构50延伸到衬底10的导电衬垫10c。具体地说，导电通孔15延伸穿过第一、第二和第三电介质层11、12和13。导电通孔15的顶部被导电元件17包围，导电通孔15的其余部分被重新分布结构50包围。

在实施例中，通过CO₂激光钻孔形成穿过重新分布结构的开口，然后可以用导电材料填充所述开口以形成导电通孔15。开口的直径由导电元件17限定的中空结构确定。在CO₂激光钻孔中，通过穿透或钻孔穿过重新分布结构50中的单一材料(例如电介质材料)来形成开口。穿过重新分布结构50中的单一材料(例如电介质材料)的钻孔提供了具有连续轮廓的开口，其随后提供了沿着导电通孔15的侧表面15a的连续轮廓。例如，连续轮廓可以包含基本上线性的轮廓(例如平滑的轮廓)。有利地，侧表面15a的连续轮廓防止导电通孔15和重新分布结构50之间的空隙。因此，随后通过例如溅射工艺形成的导电通孔15的晶种层15可以具有侧表面15a的平滑轮廓，并且可以具有与重新分布结构50中的单一材料(电介质材料)的相对较强粘附。有利地，良好形成的晶种层防止导电通孔15和重新分布结构50之间的电迁移。在一些实施例中，假定导电通孔15由无电镀形成，则导电通孔15可以排除晶种层15s。

在电连接方面，假定第一导电层16a与导电通孔15分离，则导电元件17用于将第一导电层16a电连接到导电通孔15。导电通孔15用于将重新分布层50电连接到衬底10。具体地说，经由导电元件17和导电通孔15，将重新分布层50的第一导电层16a电连接到衬底10的导电衬垫10c。

在一些实施例中，导电元件17可以具有环形或类环形结构。在一些实施例中，导电元件17可以具有类马蹄形结构。在一些实施例中，导电元件17可以具有中空结构。

导电通孔15的材料可以包含但不限于镍、铜、金、钛、钨或铂。同样，导电元件17可以包含单层或多层结构。导电元件17的材料可以包含但不限于镍、铜、金、钛、钨或铂。

图1B是根据另一个实施例的半导体装置封装100A'的横截面图。参考图1B，半导体装置封装100A'类似于图1A中的半导体装置封装100A，除了例如重新分布结构50'进一步包含第二导电层16b和第三导电层16c之外。

第二导电层16b设置在第一和第二电介质层11、12中。第二导电层16b直接接触导电元件17，导电元件17又直接接触导电通孔15。然而，第二导电层16b与导电通孔15分离。此外，第二导电层16b与第一导电层16a分离。第二导电层16b设置在导电通孔15和第一导电层16a之间，因此定位成比第一导电层16a更靠近导电通孔15。适用于第二导电层16b的材料可以包含但不限于镍、铜、金、钛、钨或铂。

第二导电层16b包含第一、第二和第三部分16b1、16b2和16b3。基本上设置在第二电介质层12的表面121上的第一部分16b1在不同于在第一方向上延伸的导电通孔15的方向上延伸。相对于衬底10设置在高于第一部分16b1的高度处的第三部分16b3也在不同于第一方向的方向上延伸。第二部分16b2在基本上平行于第一方向的方向上延伸。第二部分16b2连接第一部分16b1和第三部分16b3。第二导电层16b进一步包含与第一部分16b1、第二部分16b2和第三部分16b3基本共形的晶种层16s2。设置在第三部分16b3上的晶种层16s2的一部分直接接触导电元件17的第一表面17s2，并且将第二导电层16b电连接到导电元件17。部分16b2在第二方向上的长度大于第二部分16a2的长度。

第三导电层16c设置在第一、第二和第三电介质层11、12和13中。第三导电层16c直接接触导电元件17，导电元件17又直接接触导电通孔15。然而，第三导电层16c与导电通孔15分离。此外，第三导电层16c与第一导电层16a和第二导电层16b分离。第三导电层16c设置在导电通孔15和第二导电层16b之间，因此定位成比第一和第二导电层16a和16b更靠近导电通孔15。适用于第三导电层16c的材料可以包含但不限于镍、铜、金、钛、钨或铂。

第三导电层16c包含第一、第二和第三部分16c1、16c2和16c3。基本上设置在第二电介质层的表面131上方的第一部分16c1在不同于在第一方向上延伸的导电通孔15的方向上延伸。相对于衬底10设置在高于第一部分16c1的高度处的第三部分16c3也在不同于第一方向的方向上延伸。第二部分16c2在基本上平行于第一方向的方向上延伸。第二部分16c2连接第一部分16c1和第三部分16c3。第三导电层16c进一步包含与第一部分16c1、第二部分16c2和第三部分16c3基本共形的晶种层16s3。设置在第三部分16c3上的晶种层16s3的一部分直接接触导电元件17的第一表面17s2，并且将第三导电层16c电连接到导电元件17。部分16c2在第二方向上的长度大于第二部分16b2的长度。

在电连接方面，假定第二导电层16b与导电通孔15分离，则导电元件17用于将第二导电层16b电连接到导电通孔15。假设第三导电层16c与导电通孔15分离，则导电元件17用于将第三导电层16c电连接到导电通孔15。

图1C是根据又一个实施例的半导体装置封装100A'的横截面图。参考图1C，半导体装置封装100A"类似于图1B中的半导体装置封装100A'，除了例如每个导电层16a、16b和16c不围绕导电通孔15之外。具体地说，第一导电层16a和第二导电层16b位于导电通孔15的一侧(在本实施例中为左侧)，并且第三导电层16c位于导电通孔15的另一侧(右侧)。应了解，根据重新分布结构50"中的电路，第一、第二和第三导电层16a、16b和16c可以具有不同的布置。

图1D是根据实施例的半导体封装组合件200a的横截面图。

如图1D中所展示，半导体封装组合件200a包含多个半导体装置封装、衬底10、重新分布结构60、半导体装置20和20'、连接元件21和23、绝缘体23和载体24。半导体装置20和20'通过连接元件21附接到重新分布结构60。如图1D中所展示，半导体封装组合件200a包含不同的半导体装置封装。一些半导体装置封装具有多个导电层，如图1B中所示的半导体装置封装100A'，而其它半导体装置封装具有单个导电层，如图1A中所示的半导体装置封装100A。在本实施例中，半导体装置20经由连接元件21附接到在重新分布结构60中具有多个导电层的半导体装置封装。多个导电层可以包含第一、第二和第三导电层16a、16b和16c中的至少两个。此外，半导体装置20'经由连接元件21附接到在重新分布结构60中具有单个导电层的半导体装置封装。单个导电层可以仅包含第一、第二或第三导电层16a、16b和16c中的一个。在其它实施例中，半导体封装组合件200a的重新分布结构60可以包含多于三个导电层。

衬底10包含连接半导体装置封装100A'和连接元件23的多个互连结构101，互连结构101又与载体24连接，所述载体例如印刷电路板(PCB)。连接元件21和23可以各自包含例如但不限于焊料、粘合剂或其它合适的结合材料。绝缘体22设置在半导体装置封装100A'和半导体装置20之间。在一些实施例中，绝缘体22的合适材料可以包含模制原料，例如环氧模制原料(EMC)。

图2A是根据本公开的一些实施例的半导体装置封装100B的横截面图。参考图2A，半导体装置封装100B包含衬底10、电介质层11、11'、12和13、导电衬垫14、导电通孔15、导电层16a以及导电元件17。对于半导体装置封装100B中的组件(例如衬底、电介质层、导电通孔和导电层)的材料，请参考关于图1A描述和示出的相应组件。

电介质层11具有顶表面111、底表面112和侧表面113。导电元件17设置在顶表面111的下面。第一导电层16a设置在底表面112和侧表面113上。第一导电层16a设置在导电元件17的第一表面17s2上。第一导电层16a包含部分16a1、16a2和16a3。部分16a1设置在底表面112上。部分16a2设置在侧表面113上。部分16a3设置在导电元件17上。

电介质层11'设置在导电通孔15和导电层16a之间，并且设置在导电元件17上。在实施例中，电介质层11'可以围绕导电元件17和电介质层12之间的导电通孔15的部分。

导电衬垫14沿着顶表面111延伸。导电衬垫14电连接到导电通路15和导电元件17。导电通孔15延伸穿过电介质层11'、12和13。导电通孔15被电介质层11'、12和13围绕。导电通孔15的顶部被导电元件17包围。

导电元件17具有直接接触导电通孔15的内侧表面17s3。导电元件17具有直接接触第一电介质层11的外侧表面17s4。导电层16a经由导电元件17电连接到导电通孔15和导电元件17。

图2B是根据本公开的一些实施例的半导体装置封装100B'的横截面图。参考图2B，半导体装置封装100B'类似于图2A中的半导体装置封装100B，除了例如设置在电介质层12的底表面122和侧表面123上的第二导电层16b之外。第二导电层16b延伸穿过电介质层11'。第二导电层16b与导电元件17电连接。电介质层12'设置在导电通孔15和第二导电层16b之间。电介质层12'设置在电介质层11'上。导电通孔15延伸穿过电介质层11'、12'和13。导电通孔15被电介质层11'、12'或13包围。

图2C是根据本公开的一些实施例的半导体装置封装100B"的横截面图。参考图2C，半导体装置封装100B"类似于图2A中的半导体装置封装100B，除了例如设置在电介质层13的底表面132和侧表面133上的导电层16c之外。导电层16c延伸穿过电介质层11'和12'。导电层16c与导电元件17电连接。

电介质层12'设置在导电通孔15和导电层16c之间。电介质层13'设置在电介质层12'上。导电通孔15延伸穿过电介质层11'、12'和13'。导电通孔15被电介质层11'、12'或13'包围。

图3A是根据又一个实施例的半导体装置封装100C的横截面图。参考图3A，半导体装置封装100C包含衬底10、导电衬垫14、导电通孔15、导电元件17、以及包含第一、第二和第三电介质层11、12、13和导电层16c'、18a和18b的重新分布结构51。对于半导体装置封装100C中的组件(例如衬底、电介质层、导电通孔和导电层)的材料，请参考关于图1A描述的相应组件。

第一电介质层11具有表面111和与表面111相对的表面112。具有表面121的第二电介质层12设置在表面112上。具有表面131的第三电介质层13设置在第二电介质层12的表面121上。粘合剂层10a设置在第三电介质层13的表面131上。衬底10经由粘合剂层10a附接到第三电介质层13。

导电层18a设置在第一电介质层11中，并且与导电通孔15分离。导电层18b设置在第二电介质层12中，并且与导电通孔15分离。

导电衬垫14设置在第一电介质层11的表面111上。导电衬垫14电连接到并设置在导电通孔15上。导电衬垫14包含在第一电介质层的第一表面111上的晶种层14s。

导电通孔15与设置在重新分布结构50的第一和第二电介质层11、12中的导电元件17电连接。导电通孔15从导电衬垫14穿过导电元件17和重新分布结构50延伸到衬底10的导电衬垫10c。具体地说，导电通孔15延伸穿过第一、第二和第三电介质层11、12和13。导电通孔15的顶部被导电元件17包围，导电通孔15的其余部分被重新分布结构50包围。与图1A中的半导体装置封装100A、图3A中的导电衬垫14相比，导电元件17与导电衬垫14分离。导电元件17电连接到导电通孔15。导电元件17沿表面112延伸。导电元件17包含与导电元件17和导电元件17的突起171基本共形的晶种层17s。突起171邻接并且电连接到导电层18a。假定导电层18a与导电通孔15分离，则导电元件17为导电层18a提供到导电通孔15的电连接。

导电层16c'设置在电介质层12和13中。导电层16c'与导电通孔15分离，但与导电元件17电连接。导电层16c'包含部分16c1'、16c2'和16c3'。基本上设置在第二电介质层的表面131上方的第一部分16c1'在不同于在第一方向上延伸的导电通孔15的方向上延伸。相对于衬底10设置在高于第一部分16c1'的高度处的第三部分16c3'也在不同于第一方向的方向上延伸。第二部分16c2'在基本上平行于第一方向的方向上延伸。第二部分16c2'连接第一部分16c1'和第三部分16c3'。

导电层16c经由导电元件17电连接到导电通孔15。当导电层18a和导电层16c与导电通孔15分离时，导电元件17用于将导电层18a和导电层16c电连接到导电通孔15。

在实施例中，通过CO₂激光钻孔形成穿过分布结构的开口，然后用导电材料填充所述开口以形成导电通孔15。开口的直径由导电元件17限定的中空结构确定。在CO₂激光钻孔中，通过穿透或钻孔穿过重新分布结构51中的单一材料(例如电介质材料)来形成开口。穿过重新分布结构51中的单一材料(例如电介质材料)的钻孔提供了具有连续轮廓的开口，其随后提供了沿着导电通孔15的侧表面15a的连续轮廓。例如，连续轮廓可以包含基本上线性的轮廓(例如平滑的轮廓)。有利地，侧表面15a的连续轮廓防止导电通孔15和重新分布结构51之间的空隙。因此，随后通过例如溅射工艺形成的晶种层15s可以具有侧表面15a的平滑轮廓，并且可以具有与重新分布结构51中的单一材料(电介质材料)的相对较强粘附。有利地，良好形成的晶种层防止导电通孔15和重新分布结构51之间的电迁移。

图3B是根据另一个实施例的半导体装置封装100D的横截面图。参考图3B，半导体装置封装100D类似于图3A中的半导体装置封装100C，例外之处例如：导电元件17设置在表面121上，以及重新分布结构51进一步包含在导电层18a和导电元件17之间的导电层18b1和b2，同时省略了导电层16c'。导电层18b1电连接到导电层18a。晶种层17s与导电元件17以及导电元件17的突起171和172基本共形。导电层18b1和18b2分别经由突起171和172电连接到导电元件17。

图4A至图4U示出了根据本公开的一些实施例的用于制造半导体装置封装的方法的各个阶段。

参考图4A，提供了载体40。载体40用于支撑随后要在其上形成的半导体组件、装置或结构。在实施例中，载体40包含纸基铜箔层压板、复合铜箔层压板或聚合物浸渍的玻璃纤维基铜箔层压板。

随后，在例如物理气相沉积(PVD)工艺中，在载体40上形成晶种层41。晶种层41用于在金属材料和电介质材料之间提供阻挡层。

参考图4B，通过使用例如涂覆工艺和随后的光刻工艺，在晶种层41上形成图案化第一电介质层110。图案化第一电介质层110包含岛区11a，并且暴露未被岛区11a覆盖的晶种层41的一部分。

参考图4C，通过例如电镀工艺在晶种层41的暴露部分上形成第一导电层17。第一导电层17低于图案化第一电介质层110。如图1A中所示，导电层17用作导电元件17，因此在下文中被称为导电元件17。

参考图4D，在除了岛区11a之外的图案化第一电介质层110上形成另一个图案化电介质层110'，以增加第一图案化电介质层110的总厚度。接着，在例如PVD工艺中，在第一电介质层110、导电层17和岛区11a上形成晶种层16s1。

参考图4E，通过例如涂覆工艺和随后的曝光工艺，在导电元件17和岛区11a之上形成光刻胶PR。参考图4F，在从光刻胶PR暴露的晶种层16s1上形成导电层160a。如图1A中所示，导电层160a和晶种层16s1共同表示为第一导电层16a。

参考图4G，通过例如等离子体灰化工艺去除光刻胶PR，暴露未被导电层160a覆盖的晶种层16s1的一部分。参考图4H，通过例如湿法清洗工艺去除晶种层16s1的暴露区域。然后，暴露具有半径R1的导电元件17的第一区域和岛区11a。

此外，为了便于制造，可以确定第一图案化电介质层110和第一导电层16a之间的角度关系。具体地说，第一图案化电介质层110的底表面和第一导电层16a的侧表面限定了角度Θ。角度Θ可以超过47°。角度Θ可以超过65°。角度Θ可以超过73°。角度Θ可以超过77°。角度Θ可以超过79°。角度Θ可以在81°至91°的范围内。角度Θ可以防止在晶种层16s1的PVD工艺中电镀材料的不连续轮廓。

参考图4I，通过使用例如涂覆工艺以及随后的光刻工艺，在第一导电层16a和导电元件17的一部分上形成图案化第二电介质层120。接着，在例如PVD工艺中，在图案化第二电介质层120、导电元件17和岛区11a上形成晶种层16s2。

参考图4J，通过例如涂覆工艺以及随后的曝光工艺，在导电元件17和岛区11a之上形成光刻胶PR。参考图4K，在从光刻胶PR暴露的晶种层16s2上形成导电层160b。如图1B中所示，导电层160b和晶种层16s2共同表示为第二导电层16b。

参考图4L，通过例如等离子体灰化工艺去除光刻胶，暴露未被导电层160a覆盖的晶种层16s2的一部分。接下来，通过例如湿法清洗工艺去除晶种层16s2的暴露区域。然后，暴露具有半径R2的导电元件17的第二区域和岛区11a。

参考图4M，通过使用例如涂覆工艺以及随后的光刻工艺，在第二导电层16b和导电元件17的一部分上形成图案化第三电介质层130。接着，在例如PVD工艺中，在图案化第三电介质层130、导电层17和岛区11a上形成晶种层16s3。

参考图4N，通过例如涂覆工艺以及随后的曝光工艺，在导电元件17和岛区11a之上形成光刻胶PR。参考图4O，在从光刻胶PR暴露的晶种层16s3上形成导电层160c。如图1B中所示，导电层160c和晶种层16s3共同表示为第三导电层16c。

参考图4P，通过例如等离子体灰化工艺去除光刻胶，暴露未被导电层160a覆盖的晶种层16s1的一部分。接下来，通过例如湿法清洗工艺去除晶种层16s3的暴露区域。然后，暴露具有半径R3的导电元件17的第三区域和岛区11a。在实施例中，半径D1大于半径D2，半径D2大于半径D3。

参考图4Q，通过使用例如涂覆工艺以及随后的研磨工艺，在第三导电层16c、导电元件17和岛区11a上形成电介质层42。如图1A中所示，第一图案化电介质层110、第二图案化电介质层120的底部、第三图案化电介质层130的底部和电介质层42的底部共同表示为第一电介质层11。如图1A中所示，第二电介质层120的顶部、第三电介质层130的中部和电介质层42的中部共同表示为第二电介质层12。如图1A中所示，第三电介质层130的顶部和电介质层42的顶部共同表示为第三电介质层13。

参考图4R，提供衬底10，并且随后通过粘合剂层10a将衬底10附接到第三电介质层13。衬底10包含导电衬垫10c。参考图4S，载体40和晶种层41被去除。

参考图4T，通过例如CO₂激光钻孔形成穿过岛区11a、第一、第二和第三电介质层11、12和13并且终止在导电衬垫10c上的开口43。CO₂激光对导电元件17的蚀刻速率相对较低，因此，导电元件17可以是激光钻孔中的硬掩模。在激光钻孔中，使用导电元件17作为硬掩模提供具有连续轮廓的开口43。另外，使用导电元件17作为硬掩模提供具有相对较小直径的开口43。具有相对较小直径的开口43为嵌入在第一、第二或第三电介质层11、12或13中的电路提供了相对较大的设计窗口。

参考图4U，在例如PVD工艺中，形成晶种层15s以形成开口43的轮廓。在例如PVD工艺中，在导电元件17上形成晶种层14s。晶种层15s和晶种层14s可以同时形成。然后，在例如电镀工艺中，在晶种层14s上形成导电衬垫14。通过例如电镀工艺在晶种层15s上形成导电通孔15，填充开口。在实施例中，导电通孔15和导电衬垫14可以通过电镀铜、银、镍、金或合适的金属来形成。在一些实施例中，通过例如无电镀，导电衬垫14可以在没有晶种层14s的情况下直接形成在导电元件17上。在一些实施例中，通过例如无电镀，导电通孔15可以在没有晶种层15的情况下直接形成在开口43中。

图5A至图5G示出了用于制造图1D的半导体封装组合件200A的方法的各个阶段。

参考图5A，提供衬底10。衬底10包含多个互连结构101和多个导电衬垫10C。粘合剂层10a设置在衬底10上。

参考图5B，提供了经由晶种层41附接在载体40上的重新分布结构60。通过使用例如倒装芯片结合(FCB)工艺，将重新分布结构60经由粘合剂层10a附接到衬底10上。重新分布结构60包含如图4Q中所示的结构的变化。参考图5C，载体40和晶种层41被去除。

参考图5D，通过使用例如CO₂激光钻孔工艺形成多个开口43。在CO₂激光钻孔工艺中，导电元件17起到硬掩模的作用，并且导电层(例如第一、第二和第三导电层)维持不受CO₂激光的影响。因此，假定每个区域中的重新分布结构60中的布局不同，则多个开口43中的每个开口的形状基本相同。有利地，可以简化激光钻孔工艺的配方的设置，并且可以增加激光钻孔工艺的产量。

参考图5E，导电结构70设置在重新分布结构60的开口和表面中。导电结构70包含晶种层70s。参考图5F，通过例如涂覆工艺以及随后的曝光工艺，在导电结构70上形成光刻胶PR。参考图5G，通过例如湿法蚀刻工艺去除导电结构70的暴露区域。结果，限定了多个导电衬垫14和多个导电通孔15。参考图5H，通过例如等离子体灰化工艺去除光刻胶PR。

然后，可以通过多个连接元件(例如焊料)将一或多个半导体装置附接在导电衬垫14上。此外，可以在衬底10上设置另外的多个连接元件，以形成参考图1D描述和示出的半导体装置封装100D。

图6A至图6D示出了用于制造图3A的半导体装置封装100C的方法的各个阶段。

参考图6A，提供了载体40。在载体40上形成晶种层41。在晶种层41上形成电介质层。导电层18a设置在电介质层上。另一个电介质层形成在导电层18a上，并被图案化以形成沟槽t1，暴露导电层18a的一部分。这两个电介质层被统称为电介质层11。

参考图6B，在电介质层11上形成导电元件17。导电元件17包含形成在沟槽t1中的突起171。在电介质层11和导电元件17的一部分上形成图案化电介质层12。

参考图6C，在所述电介质层12的表面121上形成电介质层。以类似于图4C至4H中所示的方法，在电介质层上形成导电层16c'。导电层16c接触导电元件17。接着，形成另一个电介质层以覆盖导电元件17和导电层16c'。

参考图6D，以类似于图4R至4U中所示的一系列工艺，形成导电衬垫14和导电通孔15。

图6E示出了以图6A至6D中所示的方法制造的半导体封装组合件200b。半导体封装组合件200b包含重新分布结构70和衬底10，重新分布结构70和衬底10包含图3A的半导体装置封装100C的变化。

图7A至图7D示出了用于制造图3B的半导体装置封装100D的方法的各个阶段。

参考图7A，提供了载体40。在载体40上形成晶种层41。在晶种层41上形成电介质层。在电介质层上形成导电层18a。另一个电介质层形成在导电层18a上，并被图案化以形成沟槽t2，暴露导电层18a的一部分。这两个电介质层被统称为电介质层11。

参考图7B，在电介质层11上形成电介质层12。在电介质层12中形成导电层18b1和18b2。在沟槽t1中形成导电层18b1。导电层18b1直接接触导电层18a。电介质层12被图案化以形成沟槽t2以暴露导电层18b1。电介质层12被图案化以形成沟槽t3以暴露导电层18b2。

参考图7C，在电介质层12上形成导电元件17。导电元件17包含在沟槽t2中的突起171，以接触导电层18b1。导电元件17包含在沟槽t3中的突起172，以接触导电层18b2。接下来，在导电元件17和电介质层12上形成电介质层13。

参考图7D，以类似于图4R至4U中所示的一系列工艺，形成导电衬垫14和导电通孔15。

图7E示出了以图7A至7D中所示的方法制造的半导体封装组合件200c。图7E的半导体装置封装200c包含重新分布结构80和衬底10，重新分布结构80和衬底10包含图3B的半导体装置封装100D的变化。

空间描述，例如“上方”、“下方”、“上”、“左”、“右”、“下”、“顶”、“底”、“竖直”、“水平”、“侧”、“较高”、“较低”、“上面”、“之上”、“之下”等，除非另外指明，否则相对于附图中所展示的取向来指示。应理解，在本文中使用的空间描述仅仅是为了说明的目的，并且在本文中描述的结构的实际实现可以以任何取向或方式在空间上进行布置，前提是此类布置仍保留本公开的实施例的优点。

如本文中所用，术语“大约”、“基本上”、“实质上”和“约”用于描述和说明小的变化。当与事件或环境结合使用时，所述术语可以指事件或环境精确发生的情况以及事件或环境近似发生的情况。例如，当与数值结合使用时，术语可以指小于或等于所述数值的±10％的变化范围，例如小于或等于±5％、小于或等于±4％、小于或等于±3％、小于或等于±2％、小于或等于±1％、小于或等于±0.5％、小于或等于±0.1％或小于或等于±0.05％。例如，如果第一数值在小于或等于第二数值±10％的变化范围内，例如小于或等于±5％、小于或等于±4％、小于或等于±3％、小于或等于±2％、小于或等于±1％、小于或等于±0.5％、小于或等于±0.1％或小于或等于±0.05％，则可以认为第一数值“基本上”与第二数值相同或相等。例如，“基本上”垂直可以指相对于90°的角度变化范围小于或等于±10°，例如小于或等于±5°、小于或等于±4°、小于或等于±3°、小于或等于±2°、小于或等于±1°、小于或等于±0.5°、小于或等于±0.1°或小于或等于±0.05°。

如果两个表面之间的位移不大于5μm、不大于2μm、不大于1μm或不大于0.5μm，则可以认为两个表面是共面的或基本上共面的。如果表面的最高点与最低点之间的位移不大于5μm、不大于2μm、不大于1μm或不大于0.5μm，则可以认为所述表面基本上是平坦的。

如本文中所用，单数术语“一(a/an)”和“所述”可包含复数指示物，除非上下文中另有明确规定。

如本文中所用，术语“导电(conductive/electrically conductive)”和“电导率”是指传输电流的能力。导电材料通常表示对电流的流动表现出很小或没有对抗的那些材料。电导率的一种量度是西门子每米(S/m)。通常，导电材料的电导率大于约104S/m，例如至少105S/m或至少106S/m。材料的电导率有时可随温度而变化。除非另外指明，否则材料的电导率是在室温下测量的。

另外，本文中有时以范围形式呈现量、比率和其它数值。应理解，此范围形式是为了方便和简洁而使用的，并且应灵活地理解为包含明确指定为范围限制的数值，而且还包含涵盖在范围内的所有单独的数值或子范围，如同明确指定每个数值和子范围一样。

虽然已经参考其具体实施例描述和说明了本公开，但是这些描述和说明不是限制性的。本领域技术人员应理解，在不脱离由所附权利要求限定的本公开的真实精神和范围的情况下，可以进行各种改变并且可以替换等同物。附图不必按比例绘制。由于制造工艺和公差，在本公开的艺术再现和实际设备之间可能存在区别。可能存在未具体示出的本公开的其它实施例。说明书和附图被认为是说明性的而不是限制性的。可进行修改以使特定情况、材料、物质组成、方法或工艺适应本公开的目标、精神和范围。所有此些修改都在所附权利要求的范围内。虽然已经参考以特定顺序执行的特定操作描述了本文公开的方法，但是应理解，在不脱离本公开的教导的情况下，这些操作可以被组合、细分或重新排序以形成等效方法。因此，除非在文中明确指示，否则操作的顺序和分组在本公开中不受限制。

以上概述了本公开的若干实施例和详细方面的特征。本公开中描述的实施例可以容易地用作设计或修改用于实现相同或类似目的和/或实现本文中介绍的实施例的相同或类似优点的其它工艺和结构的基础。这些等效构造不脱离本公开的精神和范围，并且在不脱离本公开的精神和范围的情况下可以进行各种改变、替换和变更。