具体实施方式

贯穿图式及详细描述使用共用参考编号来指示相同或类似组件。本公开的实施例从结合附图进行的以下详细描述将更容易理解。

以下公开内容提供用于实施所提供主题的不同特征的许多不同实施例或实例。下文描述组件和布置的具体实例来阐释本公开的某些方面。当然，这些只是实例且并不意图是限制性的。举例来说，在以下描述中，第一特征在第二特征上方或第二特征上的形成可包括第一特征和第二特征直接接触地形成或设置的实施例，并且还可包括额外特征可在第一特征与第二特征之间形成或设置，使得第一特征和第二特征可不直接接触的实施例。另外，本公开可在各种实例中重复参考标号和/或字母。此重复是出于简化和清楚的目的，且本身并不指示所论述的各种实施方案和/或配置之间的关系。

本公开的至少一些实施例提供一种半导体封装结构，所述半导体封装结构可提高热消散和降低制造成本。在一些实施例中，所述半导体封装结构包括覆盖半导体元件的一部分的第一介电层。本公开的至少一些实施例进一步提供用于制造所述半导体封装结构的技术。

图1显示本公开的一些实施例的半导体封装结构1的剖视图。半导体封装结构1包括基底(base)10、至少一个半导体元件(semiconductor element)20、第一介电层(firstdielectric layer)30、第二介电层(second dielectric layer)40、电路层(circuitlayer)50以及表面处理层(surface finishing layer)70。

基底10可以是例如引线框架(lead frame)或衬底(substrate)。基底10具有顶面11和与顶面11相对的底面12。基底10的材料可包括金属，例如铜(copper)。因此，基底10可以是热消散元件。

半导体元件20可以是例如功率芯片(power chip)或功率裸片(power die)。半导体元件20的材料可以是硅(silicon，Si)、碳化硅(silicon carbide，SiC)、氮化镓(galliumnitride，GaN)或其它合适的材料。半导体元件20设置在基底10的顶面11上。半导体元件20具有上表面21(例如，主动面(active surface))、与上表面21相对的下表面22(例如，背侧面(backside surface))以及延伸于上表面21与下表面22之间的外围表面(peripheralsurface)23。在一些实施例中，半导体元件20的下表面22可通过粘着剂24接合到基底10的顶面11。如图1所示，半导体元件20包括设置为邻近上表面21的多个第一接点(firstterminals)25。在一些实施例中，第一接点25可包括至少一个源极端(source terminal)、至少一个栅极端(gate terminal)以及至少一个漏极端(drain terminal)。

第一介电层30覆盖半导体元件20的一部分和基底10的一部分。第一介电层30的材料可以是例如聚丙烯(polypropylene，PP)。在一些实施例中，多个玻璃纤维(glassfibers)可嵌入在第一介电层30中，以提高第一介电层30的材料强度。第一介电层30具有顶面31和与顶面31相对的底面32。在一些实施例中，第一介电层30可覆盖半导体元件20的外围表面23的至少一部分，因此，第一介电层30的顶面31与半导体元件20的上表面21可实质上不共平面。

在一些实施例中，第一介电层30的顶面31可低于半导体元件20的上表面21。因此，第一介电层30的顶面31与半导体元件20的上表面21之间存在高度差X。也就是说，半导体元件20的顶部部分可从第一介电层30突出。高度差X可小于或等于约30μm，以防止第一介电层30覆盖半导体元件20的上表面21。替代地，高度差X可大于或等于约5μm。在一些实施例中，高度差X可以是约5μm到约30μm。此外，第一介电层30的底面32可与基底10的底面12实质上共平面。

第二介电层40覆盖半导体元件20和第一介电层30。第二介电层40可由感光材料(photosensitive material)或光可成像材料(photoimageable material)例如焊料掩模(solder mask)制成，因此，第二介电层40可通过例如曝光(exposure)和显影工序(development processes)界定贯穿第二介电层40的多个开口42，以显露每个第一接点25的一部分(例如，顶面252的一部分)。由于开口42不是通过激光钻孔形成，因此，可降低制造成本。

电路层50贯穿第二介电层40，以电连接半导体元件20。在一些实施例中，电路层50可设置在第二介电层40上，且延伸到第二介电层40的开口42中。此外，电路层50可电连接或接触每个第一接点25的显露部分(即，顶面252的显露部分)。

表面处理层70覆盖电路层50和基底10的底面12，以防止电路层50和基底10氧化(oxidation)。

如图1所示的实施例，电路层50未被第二介电层40覆盖，因此，半导体元件20在操作时产生的热，可通过电路层50消散。此外，第一介电层30的顶面31与半导体元件20的上表面21实质上不共平面，因此，应力集中现象不会发生在半导体元件20的边角处，从而防止第一介电层30和第二介电层40从半导体元件20的边角剥离。另外，第二介电层40的开口42可通过曝光和显影工序形成，因此，开口42的宽度可相对较大(例如，开口42的宽度可以是200μm或更大)，且开口42的深度可相对较小(例如，开口42的深度可以是15μm到25μm)。因此，可通过开口42中的电路层50的一部分传输相对较大的电流，并缩短通过开口42中的电路层50的部分的电路径(electrical path)。

图2显示本公开的一些实施例的半导体封装结构1a的剖视图。半导体封装结构1a类似于图1所示的半导体封装结构1，不同之处在于半导体封装结构1a进一步包括至少一个拦坝(dam)60，且第一介电层30a的顶面31a高于半导体元件20的上表面21。

拦坝60可设置在半导体元件20的上表面21上，以包围第一接点25。在一些实施例中，拦坝60从俯视图来看可以是环状(ring shape)，且可设置在半导体元件20的上表面21的外围。另外，拦坝60可从第一介电层30a的顶面31a突出，以防止第一介电层30a覆盖半导体元件20的上表面21和第一接点25。也就是说，第一介电层30a覆盖拦坝60的一部分和半导体元件20的外围表面23的全部。如图2所示，拦坝60具有高于第一介电层30a的顶面31a的上表面61、与上表面61相对的下表面62以及延伸于上表面61与下表面62之间的外侧表面63。下表面62可附接到半导体元件20的上表面21。第一介电层30a可覆盖外侧表面63的一部分。此外，第二介电层40可覆盖拦坝60。

图3显示本公开的一些实施例的半导体封装结构1b的剖视图。半导体封装结构1b类似于图1所示的半导体封装结构1，不同之处在于基底10a的结构。图3的基底10a进一步界定从顶面11凹入的至少一个空腔13。半导体元件20可设置在基底10a的空腔13中。另外，第一介电层30可覆盖基底10a的空腔13。

图4显示本公开的一些实施例的半导体封装结构1c的剖视图。半导体封装结构1c类似于图1所示的半导体封装结构1，不同之处在于基底10b和半导体元件20a的结构。图4的基底10b进一步包括从顶面11突出的至少一个导电柱(conductive pillar)15。导电柱15和基底10b可同时形成。图4的半导体元件20a进一步包括设置为邻近下表面22的至少一个第二接点(second terminal)26。第二接点26可通过基底10b电连接到导电柱15。在一些实施例中，第二接点26可通过导电粘着剂27电连接到基底10b。

在一些实施例中，第二接点26可以是漏极端(drain terminal)，且第一接点25可包括至少一个源极端(source terminal)和至少一个栅极端(gate terminal)。

导电柱15可与半导体元件20a间隔开。在一些实施例中，导电柱15的高度h可小于半导体元件20a的厚度t。也就是说，导电柱15的顶面152可低于半导体元件20a的上表面21。

在一些实施例中，导电柱15可从第一介电层30的顶面31突出。也就是说，第一介电层30覆盖导电柱15的一部分。第二介电层40可覆盖导电柱15。在一些实施例中，第二介电层40可进一步界定贯穿第二介电层40的至少一个开口42a，以显露导电柱15的一部分(例如，顶面152的一部分)。电路层50可延伸到开口42a中，并电连接或接触导电柱15的显露部分(即，顶面152的显露部分)。

图5显示本公开的一些实施例的半导体封装结构1d的剖视图。半导体封装结构1d类似于图4所示的半导体封装结构1c，不同之处在于半导体封装结构1d进一步包括至少一个拦坝(dam)60a，且第一介电层30b的顶面31b高于半导体元件20a的上表面21。拦坝60a可设置在半导体元件20a的上表面21上，以包围第一接点25。另外，拦坝60a可从第一介电层30b的顶面31b突出，以防止第一介电层30b覆盖半导体元件20a的上表面21和第一接点25。也就是说，第一介电层30b覆盖拦坝60a的一部分和半导体元件20a的外围表面23的全部。如图5所示，拦坝60a具有高于第一介电层30b的顶面31b的上表面61a、与上表面61a相对的下表面62a以及延伸于上表面61a与下表面62a之间的外侧表面63a。第一介电层30b可覆盖外侧表面63a的一部分。

在一些实施例中，拦坝60a的上表面61a可高于导电柱15的顶面152。此外，第二介电层40可覆盖拦坝60a。

图6显示本公开的一些实施例的半导体封装结构1e的剖视图。半导体封装结构1e类似于图4所示的半导体封装结构1c，不同之处在于半导体封装结构1e进一步包括至少一个半导体装置(semiconductor device)91，且基底10c进一步包括至少一个导电引脚(conductive pin)17。

半导体装置91可以是例如半导体裸片(semiconductor die)或半导体芯片(semiconductor chip)。半导体装置91可设置为邻近基底10c的底面12。在一些实施例中，半导体装置91可设置为邻近表面处理层70。此外，半导体装置91可通过至少一个接合线(bonding wire)92电连接导电引脚17。

导电引脚17可与导电柱15间隔开。在一些实施例中，导电引脚17、导电柱15以及基底10c可同时形成。导电引脚17可从第一介电层30的顶面31和底面32突出。也就是说，第一介电层30覆盖导电引脚17的一部分。第二介电层40可覆盖导电引脚17。在一些实施例中，第二介电层40可进一步界定贯穿第二介电层40的至少一个开口42b，以显露导电引脚17的一部分(例如，顶面172的一部分)。电路层50可延伸到开口42b中，并电连接或接触导电引脚17的显露部分(即，顶面172的显露部分)。在一些实施例中，导电引脚17从俯视图来看可以是条带(strip)或环(ring)。然而，在其它实施例中，半导体封装结构1e可包括配置成行(row)或圈(loop)的多个导电引脚17。

图7到图16显示本公开的用于制造半导体封装结构的方法的一些实施例的一或多个阶段。在一些实施例中，所述方法是用于制造如图1所示的半导体封装结构1。

参看图7，提供基底10。基底10可以是例如引线框架或衬底。基底10具有顶面11和与顶面11相对的底面12。基底10的材料可包括金属，例如铜(copper)。因此，基底10可以是热消散元件。

参看图8，设置至少一个半导体元件20于基底10上。半导体元件20可以是例如功率芯片或功率裸片。半导体元件20的材料可以是硅(Si)、碳化硅(SiC)、氮化镓(GaN)或其它合适的材料。半导体元件20可设置在基底10的顶面11上。半导体元件20具有上表面21(例如，主动面)、与上表面21相对的下表面22(例如，背侧面)以及延伸于上表面21与下表面22之间的外围表面23。在一些实施例中，半导体元件20的下表面22可通过粘着剂24接合到基底10的顶面11。如图8所示，半导体元件20包括设置为邻近上表面21的多个第一接点25。在一些实施例中，第一接点25可包括至少一个源极端、至少一个栅极端以及至少一个漏极端。

参看图9到图12，形成第一介电层30，以覆盖基底10和半导体元件20的一部分。参看图9，提供多层膜(multi-layer film)80，且设置多层膜80于基底10上。多层膜80包括离型膜(release film)82和附接在离型膜82上的第一介电层30。第一介电层30的材料可以是例如聚丙烯(PP)。在一些实施例中，多个玻璃纤维可嵌入在第一介电层30中，以提高第一介电层30的材料强度。另外，第一介电层30可界定开口35，以容纳半导体元件20。

参看图10，在一些实施例中，多层膜80可包括两个离型膜82、插入于两个离型膜82之间的中间元件(intermediate element)84以及附接在最下面的离型膜82上的第一介电层30。中间元件84可以是例如覆铜箔层压板(copper clad laminate，CCL)。当第一介电层30更薄时，中间元件84可用于增加多层膜80的总厚度(total thickness)，以确保多层膜80的总厚度足以在以下步骤中被层压。

参看图11，层压多层膜80于基底10上，以使第一介电层30覆盖基底10和半导体元件20的一部分。离型膜82可覆盖半导体元件20的上表面21和第一接点25，以防止第一介电层30覆盖上表面21和第一接点25。

如图11所示，第一介电层30具有顶面31和与顶面31相对的底面32。在一些实施例中，第一介电层30可覆盖半导体元件20的外围表面23的至少一部分，因此，第一介电层30的顶面31与半导体元件20的上表面21可实质上不共平面。

在一些实施例中，第一介电层30的顶面31可低于半导体元件20的上表面21。因此，第一介电层30的顶面31与半导体元件20的上表面21之间存在高度差X。也就是说，半导体元件20的顶部部分可从第一介电层30突出。高度差X可小于或等于约30μm，以防止第一介电层30覆盖半导体元件20的上表面21。替代地，高度差X可大于或等于约5μm。在一些实施例中，高度差X可以是约5μm到约30μm。此外，第一介电层30的底面32可与基底10的底面12实质上共平面。

参看图12，去除离型膜82。

参看图13，形成第二介电层40，以覆盖半导体元件20和第一介电层30。第二介电层40可由感光材料(photosensitive material)或光可成像材料(photoimageablematerial)例如焊料掩模(solder mask)制成。

参看图14，通过例如曝光和显影工序形成贯穿第二介电层40的多个开口42，以显露每个第一接点25的一部分(例如，顶面252的一部分)。由于开口42不是通过激光钻孔形成，因此，可降低制造成本。

参看图15，形成贯穿第二介电层40的电路层50，以电连接半导体元件20。在一些实施例中，电路层50可形成于第二介电层40上和第二介电层40的开口42中。此外，电路层50可电连接或接触每个第一接点25的显露部分(即，顶面252的显露部分)。

参看图16，形成表面处理层(surface finishing layer)70，以覆盖电路层50和基底10的底面12。表面处理层70可防止电路层50和基底10氧化(oxidation)。

接着，进行单分工序(singulation process)，以获得多个图1的半导体封装结构1。

图17到图24显示本公开的用于制造半导体封装结构的方法的一些实施例的一或多个阶段。在一些实施例中，所述方法是用于制造如图2所示的半导体封装结构1a。所说明的工艺的初始几个阶段与图7到图8所描绘的阶段相同或类似。图17描绘图8所描绘的阶段之后的阶段。

参看图17，形成或设置至少一个拦坝(dam)60于半导体元件20的上表面21上，以包围第一接点25。在一些实施例中，拦坝60从俯视图来看可以是环状(ring shape)，且可设置在半导体元件20的上表面21的外围。拦坝60具有上表面61、与上表面61相对的下表面62以及延伸于上表面61与下表面62之间的外侧表面63。下表面62可附接到半导体元件20的上表面21上。

参看图18到图20，形成第一介电层30a，以覆盖基底10和半导体元件20的一部分。参看图18，提供多层膜80a，且设置多层膜80a于基底10上。多层膜80a包括离型膜82a和附接在离型膜82a上的第一介电层30a。第一介电层30a的材料可以是例如聚丙烯(PP)。在一些实施例中，多个玻璃纤维可嵌入在第一介电层30a中，以提高第一介电层30a的材料强度。另外，第一介电层30a可界定开口35a，以容纳半导体元件20。

参看图19，层压多层膜80a于基底10上，以使第一介电层30a覆盖基底10和半导体元件20的一部分。离型膜82a可覆盖拦坝60，以防止拦坝60上方的第一介电层30a覆盖半导体元件20的上表面21和第一接点25。

如图19所示，第一介电层30a的顶面31a可高于半导体元件20的上表面21，且拦坝60可从第一介电层30a的顶面31a突出。也就是说，拦坝60的上表面61高于第一介电层30a的顶面31a，且第一介电层30a覆盖拦坝60的一部分(例如，外侧表面63的一部分)和半导体元件20的外围表面23的全部。

参看图20，去除离型膜82a。

参看图21，形成第二介电层40，以覆盖拦坝60、半导体元件20以及第一介电层30a。第二介电层40可由感光材料制成。

参看图22，通过例如曝光和显影工序形成贯穿第二介电层40的多个开口42，以显露每个第一接点25的一部分(例如，顶面252的一部分)。由于开口42不是通过激光钻孔形成，因此，可降低制造成本。

参看图23，形成贯穿第二介电层40的电路层50，以电连接半导体元件20。在一些实施例中，电路层50可形成于第二介电层40上和第二介电层40的开口42中。此外，电路层50可电连接或接触每个第一接点25的显露部分(即，顶面252的显露部分)。

参看图24，形成表面处理层(surface finishing layer)70，以覆盖电路层50和基底10的底面12。表面处理层70可防止电路层50和基底10氧化。

接着，进行单分工序(singulation process)，以获得多个图2的半导体封装结构1a。

除非另有说明，否则例如“上方”、“下方”、“上”、“左”、“右”、“下”、“顶部”、“底部”、“垂直”、“水平”、“侧面”、“高于”、“低于”、“上部”、“在……上”、“在……下”等空间描述是相对于图中所展示的取向来指示的。应理解，本文中所使用的空间描述仅是出于说明的目的，且本文中所描述的结构的实际实施方案可以任何定向或方式在空间上布置，其限制条件是本公开的实施例的优点是不因此布置而有偏差。

如本文中所使用的，术语“大致”、“大体上”、“实质上”和“约”用于描述并解释小的变化。当与事件或情形结合使用时，所述术语可以指其中事件或情形明确发生的例子以及其中事件或情形极近似于发生的例子。举例来说，当结合数值使用时，术语可以指小于或等于所述数值的±10％的变化范围，例如小于或等于±5％、小于或等于±4％、小于或等于±3％、小于或等于±2％、小于或等于±1％、小于或等于±0.5％、小于或等于±0.1％、或小于或等于±0.05％。举例来说，如果两个数值之间的差小于或等于所述值的平均值的±10％(例如小于或等于±5％、小于或等于±4％、小于或等于±3％、小于或等于±2％、小于或等于±1％、小于或等于±0.5％、小于或等于±0.1％、或小于或等于±0.05％)，那么可认为所述两个数值“实质上”相同或相等。

如果两个表面之间的位移不大于5μm、不大于2μm、不大于1μm或不大于0.5μm，那么可认为所述两个表面是共平面或实质上共平面。如果表面的最高点与最低点之间的位移不大于5μm、不大于2μm、不大于1μm或不大于0.5μm，那么可认为所述表面是实质上平坦的。

如本文中所使用的，除非上下文另有明确规定，否则单数术语“一个/种”和“所述”可包括多个指示物。

如本文中所使用的，术语“传导(conductive)”、“导电(electricallyconductive)”和“电导率(electrical conductivity)”指传输电流的能力。导电材料通常指对电流流动呈现极少或零抵抗的那些材料。电导率的一个量度是西门子每米(S/m)。通常，导电材料是电导率大于约10⁴S/m(例如至少10⁵S/m或至少10⁶S/m)的一种材料。材料的电导率有时可随温度变化。除非另外规定，否则材料的导电率是在室温下测量。

另外，有时在本文中按范围格式呈现量、比率和其它数值。应理解，此类范围格式是用于便利和简洁起见，且应灵活地理解，不仅包括明确地指定为范围限制的数值，而且包括涵盖于所述范围内的所有个别数值或子范围，如同明确地指定每一数值和子范围一般。

虽然已参考本公开的特定实施例描述并说明本公开，但这些描述和说明并非限制性的。所属领域的技术人员应理解，可在不脱离如由所附权利要求书界定的本公开的真实精神和范围的情况下，作出各种改变且取代等效物。图解可能未必按比例绘制。由于制造工艺和公差，本公开中的工艺再现与实际设备之间可能存在区别。可能存在并未特定说明的本公开的其它实施例。应将说明书和图式视为说明性的，而非限制性的。可做出修改，以使特定情况、材料、物质组成、方法或过程适应于本发明的目标、精神以及范围。所有此类修改既定在所附权利要求书的范围内。虽然本文中所揭示的方法已参考按特定次序执行的特定操作加以描述，但应理解，可在不脱离本发明的教示的情况下组合、细分或重新排序这些操作以形成等效方法。因此，除非本文中特别指示，否则操作的次序和分组并非本公开的限制。