具体实施方式

以下公开内容提供诸多不同的实施例或实例以实施所提供主题的不同特征。下文阐述组件及排列的具体实例以简化本揭露。当然，这些仅是实例且不旨在进行限制。举例来说，在以下说明中，第二特征形成在第一特征之上或形成在第一特征上可包括第二特征与第一特征形成为直接接触的实施例，且还可包括额外特征可形成在第二特征与第一特征之间使得第二特征与第一特征可不直接接触的实施例。另外，本揭露可在各种实例中重复使用参考编号及/或字母。此种重复使用是出于简明及清晰的目的，且本质上并不规定所述的各种实施例及/或配置之间的关系。

此外，为易于说明，本文中可使用例如“在…下方(beneath)”、“在…下面(below)”、“下部(lower)”、“在…上(on)”、“在…之上(over)”、“上覆在…上(overlying)”、“在…上方(above)”、“上部(upper)”等空间相对性用语来阐述如图中所示一个元件或特征与另一(些)元件或特征的关系。空间相对性用语旨在除图中所绘示的定向之外还囊括装置在使用或操作中的不同定向。设备可具有其他定向(旋转90度或处于其他定向)，且本文中所使用的空间相对性描述语可同样相应地进行解释。

还可包括其他的特征及工艺。举例来说，可包括测试结构来辅助对三维(threedimensional，3D)封装或三维集成电路(three dimensional integrated circuit，3DIC)装置进行验证测试。测试结构可包括例如形成在重布线层中或形成在衬底上的测试接垫，所述测试接垫允许使用探针及/或探针卡等来对3D封装或3DIC进行测试。可对中间结构以及最终结构执行验证测试。另外，本文中所公开的结构及方法可与测试方法结合使用，所述测试方法包括在中间阶段验证出已知良好的管芯以提高良率且降低成本。

在封装结构中，当使用具有不同高度或厚度的半导体管芯时，由于用于补偿高度变化的研磨/平坦化工艺，可能会出现各种可靠性问题，例如模制化合物(包封体)中的裂纹、重布线层中的裂纹或重布线层的塌陷。在本揭露的一些实施例中，使用导电凸块及柱来补偿管芯高度变化。因此，可减少半导体管芯的导电柱上的模制及研磨。因此，可进一步减少模制化合物(包封体)中的裂纹及重布线层中的裂纹。此外，导电凸块及柱可用于在为异质结合保持低间距的同时获得大的支距(standoff)，因此改善封装结构的可靠性窗口。

图1A至图1I是根据本揭露一些示例性实施例制作封装结构的方法中的各种阶段的示意性剖视图。参照图1A，提供第一载体102。在一些实施例中，第一载体102可为玻璃载体或者适合于承载半导体晶片或用于封装结构制造方法的重构晶片的任何载体。在一些实施例中，第一载体102涂布有剥离层104。剥离层104的材料可为适合于将第一载体102与设置在其上的上方层或任何晶片结合及剥离的任何材料。

在一些实施例中，剥离层104可包括由介电材料制成的介电材料层，所述介电材料包括任何适合的聚合物系介电材料(例如苯并环丁烯(benzocyclobutene，“BCB”)、聚苯并恶唑(polybenzoxazole，“PBO”))。在替代实施例中，剥离层104可包括由环氧系热释放材料制成的介电材料层，所述介电材料层在被加热时会失去其粘合性质，例如光/热转换(light-to-heat-conversion，LTHC)释放涂布膜。在又一替代实施例中，剥离层104可包括由紫外(ultra-violet，UV)胶制成的介电材料层，所述介电材料层在暴露于UV光时会失去其粘合性质。在某些实施例中，剥离层104可作为液体被分配并被固化，或者可为层压到第一载体102上的层压膜，或者可为类似物。剥离层104的与接触第一载体102的底表面相对的顶表面可为平整的且可具有高度的共面性。在某些实施例中，剥离层104例如是具有良好耐化学性的LTHC层，且此种层能够通过施加激光辐照而在室温下从第一载体102剥离，然而本揭露并非仅限于此。

在替代实施例中，在剥离层104上可涂布有缓冲层(未示出)，其中剥离层104夹置在缓冲层与第一载体102之间，且缓冲层的顶表面可进一步提供高度的共面性。在一些实施例中，缓冲层可为介电材料层。在一些实施例中，缓冲层可为由聚酰亚胺、PBO、BCB或任何其他合适的聚合物系介电材料制成的聚合物层。在一些实施例中，缓冲层可为味之素增层膜(Ajinomoto Buildup Film，ABF)、阻焊膜(Solder Resist film，SR)等。换句话说，缓冲层是可选的，且可基于需求而被省略，因此本揭露并非仅限于此。

在一些实施例中，在剥离层104上或缓冲层(如果存在)上可形成有晶种层106。在一些实施例中，晶种层106是具有高度共面性的平坦的晶种层。在某些实施例中，晶种层106可为钛/铜复合层。然而，本揭露并非仅限于此，且可适当地使用其他类型的晶种层。

参照图1B，在形成晶种层106之后，在晶种层106之上形成第一导电线CL1。在一些实施例中，第一导电线CL1可由通过电镀或沉积形成的导电材料(例如铝、钛、铜、镍、钨及/或其合金)制成，所述导电材料可使用光刻及刻蚀工艺来进行图案化。在一些实施例中，第一导电线CL1可为经图案化的铜层或其他适合的经图案化金属层。在本说明通篇中，用语“铜”旨在包括实质上纯的元素铜、包含不可避免的杂质的铜以及包含少量元素(例如钽、铟、锡、锌、锰、铬、钛、锗、锶、铂、镁、铝或锆等)的铜合金。在一些实施例中，第一导电线CL1被形成为覆盖晶种层106的部分，而晶种层106的其他部分被暴露。

参照图1C，在下一步骤中，形成第一介电层DL1以覆盖第一导电线CL1。在某些实施例中，第一介电层DL1的材料可为聚酰亚胺、聚苯并恶唑(PBO)、苯并环丁烯(BCB)、氮化物(例如氮化硅)、氧化物(例如氧化硅)、磷硅酸盐玻璃(phosphosilicate glass，PSG)、硼硅酸盐玻璃(borosilicate glass，BSG)、硼掺杂磷硅酸盐玻璃(boron-dopedphosphosilicate glass，BPSG)、其组合等，这些材料可使用光刻及/或刻蚀工艺来进行图案化。在一些实施例中，可通过适合的制作技术(例如旋转涂布、化学气相沉积(chemicalvapor deposition，CVD)、等离子增强化学气相沉积(plasma-enhanced chemical vapordeposition，PECVD)等)形成第一介电层DL1的材料。本揭露并非仅限于此。

如图1C所示，第一介电层DL1被图案化成具有将第一导电线CL1的表面暴露出的多个开口。在一些实施例中，连接晶种层108形成在所述多个开口内，并电连接到第一导电线CL1。连接晶种层108可类似于用于晶种层106的材料。随后，在第一介电层DL1上及所述多个开口中形成多个连接元件110。在某些实施例中，连接元件110形成在连接晶种层108上并与其实体接触。此外，连接元件110可通过连接晶种层108电连接到第一导电线CL1。

如图1C进一步所示，在一些实施例中，多个连接元件110包括本体部分110A及通孔部分110B。在一些实施例中，通孔部分110B通过连接晶种层108与第一导电线CL1接合。在某些实施例中，通孔部分110B位于本体部分110A与连接晶种层108之间。此外，在一些实施例中，通孔部分110B的侧向尺寸LD1沿着封装结构的第一方向D1减小。

参照图1D，在形成连接元件110之后，将第一半导体管芯112A及第二半导体管芯112B设置在多个连接元件110上。例如，通过倒装芯片结合(flip-chip bonding)将第一半导体管芯112A及第二半导体管芯112B设置在连接元件110的本体部分110A上。在某些实施例中，第一半导体管芯112A及第二半导体管芯112B通过多个导电凸块114电连接到连接元件110。例如，导电凸块114是焊料凸块、无铅焊料凸块、微凸块等。虽然本文中仅示出两个半导体管芯(112A及112B)，然而应注意，结合到连接元件110上的半导体管芯的数目并非仅限于此，且此可基于要求进行调整。在所示实施例中，第一半导体管芯112A的高度可不同于第二半导体管芯112B的高度。例如，第一半导体管芯112A的高度大于第二半导体管芯112B的高度。

在一些实施例中，第一半导体管芯112A及第二半导体管芯112B中的每一者包括半导体衬底(第一半导体衬底112A-1/第二半导体衬底112B-1)、多个导电接垫(第一导电接垫112A-2/第二导电接垫112B-2)、钝化层(第一钝化层112A-3/第二钝化层112B-3)及多个导电柱(第一导电柱112A-4/第二导电柱112B-4)。

如图1D所示，所述多个导电接垫(112A-2/112B-2)设置在半导体衬底(112A-1/112B-1)上。钝化层(112A-3/112B-3)形成在半导体衬底(112A-1/112B-1)之上，且具有部分地暴露出半导体衬底(112A-1/112B-1)上的导电接垫(112A-2/112B-2)的开口。半导体衬底(112A-1/112B-1)可为块状硅衬底或绝缘体上硅(silicon-on-insulator，SOI)衬底，且还包括形成在其中的有源组件(例如，晶体管等)及可选的无源组件(例如，电阻器、电容器、电感器等)。导电接垫(112A-2/112B-2)可为铝接垫、铜接垫或其他合适的金属接垫。钝化层(112A-3/112B-3)可为氧化硅层、氮化硅层、氮氧化硅层或者由任何合适的介电材料形成的介电层。此外，在一些实施例中，在钝化层(112A-3/112B-3)之上视需要形成有后钝化层(未示出)。后钝化层覆盖钝化层(112A-3/112B-3)，并具有多个接触开口。导电接垫(112A-2/112B-2)由后钝化层的接触开口部分地暴露出。后钝化层可为苯并环丁烯(BCB)层、聚酰亚胺层、聚苯并恶唑(PBO)层或由其他合适的聚合物形成的介电层。在一些实施例中，导电柱(112A-4/112B-4)通过镀覆形成在导电接垫(112A-2/112B-2)上。在一些实施例中，第一半导体管芯112A及第二半导体管芯112B的第一导电柱112A-4及第二导电柱112B-4通过导电凸块114电连接到连接元件110。换句话说，第一导电柱112A-4及第二导电柱112B-4可实体地接合到导电凸块114以进行电连接。

在一些实施例中，第一半导体管芯112A及第二半导体管芯112B可选自应用专用集成电路(application-specific integrated circuit，ASIC)芯片、模拟芯片(例如，无线及射频芯片)、数字芯片(例如，基带芯片)、集成无源装置(integrated passive device，IPD)、电压调节器芯片、传感器芯片、存储器芯片等。本揭露并非仅限于此。在一些实施例中，第一半导体管芯112A及第二半导体管芯112B是不同类型的半导体管芯。在某些实施例中，第一半导体管芯112A及第二半导体管芯112B可为相同类型的半导体管芯。

此外，在所示实施例中，在将第一半导体管芯112A及第二半导体管芯112B设置到连接元件110上之后，在第一介电层DL1上形成底部填充结构116，以覆盖连接元件110的本体部分110A且部分地覆盖第一半导体管芯112A及第二半导体管芯112B。在一些实施例中，底部填充结构116环绕第一半导体管芯112A及第二半导体管芯112B的导电柱(112A-4/112B-4)，且进一步环绕导电凸块114。在某些实施例中，底部填充结构116填满相邻的连接元件110之间的空间，并填满相邻的导电柱(112A-4/112B-4)之间的空间。在一些实施例中，底部填充结构116覆盖第一半导体管芯112A及第二半导体管芯112B的侧壁，而第一半导体管芯112A及第二半导体管芯112B的背侧表面112A-BS及112B-BS被展露出。在某些实施例中，底部填充结构116的宽度沿着第一方向D1增加。

参照图1E，在下一步骤中，在第一介电层DL1上形成绝缘材料118，以包封第一半导体管芯112A、第二半导体管芯112B并环绕多个连接元件110。在一些实施例中，绝缘材料118还环绕底部填充结构116。在一些实施例中，绝缘材料118是通过例如压缩模制工艺而形成，从而填满第一半导体管芯112A与第二半导体管芯112B之间的间隙。在某些实施例中，绝缘材料118也填满底部填充结构116中的间隙。在此阶段处，第一半导体管芯112A及第二半导体管芯112B由绝缘材料118包封并很好地保护。换句话说，第一半导体管芯112A及第二半导体管芯112B未被展露出。

在一些实施例中，绝缘材料118包括聚合物(例如环氧树脂、酚醛树脂、含硅树脂或其他合适的树脂)、具有低介电常数(Dk)及低损耗角正切(loss tangent，Df)性质的介电材料或其他合适的材料。在替代实施例中，绝缘材料118可包括可接受的绝缘密封材料。在一些实施例中，绝缘材料118可还包括可被添加到其中以使绝缘材料118的热膨胀系数(coefficient of thermal expansion，CTE)优化的无机填料或无机化合物(例如二氧化硅、粘土等)。本揭露并非仅限于此。

参照图1F，可部分地移除绝缘材料118，以暴露出第一半导体管芯112A及第二半导体管芯112B。在一些实施例中，通过平坦化步骤对绝缘材料118进行研磨或抛光。例如，通过机械研磨工艺及/或化学机械抛光(chemical mechanical polishing，CMP)工艺执行平坦化步骤，直到第一半导体管芯112A的背侧表面112A-BS及第二半导体管芯112B的背侧表面112B-BS展露出为止。在一些替代实施例中，不执行平坦化步骤，且绝缘材料118保护第一半导体管芯112A及第二半导体管芯112B的背侧表面112A-BS及112B-BS。

在所示实施例中，绝缘材料118被抛光而形成绝缘密封体118’。在某些实施例中，绝缘密封体118’的表面118’-Sx、第一半导体管芯112A的背侧表面112A-BS及第二半导体管芯112B的背侧表面112B-BS共面且彼此齐平。在一些实施例中，在机械研磨或化学机械抛光(CMP)步骤之后，可视需要执行清洁步骤。例如，执行清洁步骤以清洁及移除从平坦化步骤产生的残留物。然而，本揭露并非仅限于此，且平坦化步骤可通过任何其他合适的方法来执行。

参照图1G，在下一步骤中，将第一载体102剥离，并与晶种层106分离。在一些实施例中，剥离工艺包括将例如激光或UV光等的光投射在剥离层104(例如，LTHC释放层)上，使得第一载体102可容易地与剥离层104一起被移除。在一些实施例中，在剥离步骤期间，将图1F所示的结构翻转并转移到上面涂布有剥离层103的第二载体101上。在某些实施例中，在剥离工艺之后，第一半导体管芯112A、第二半导体管芯112B及绝缘密封体118’设置在剥离层103上并位于第二载体101之上。

在一些实施例中，在将第一载体102上的组件转移到第二载体101之后，可执行平坦化工艺以移除晶种层106。例如，通过机械研磨工艺及/或化学机械抛光(CMP)工艺来执行平坦化工艺，直到第一导电线CL1展露出为止。在某些实施例中，晶种层106(或平坦的晶种层)通过平坦化工艺被完全移除。在一些实施例中，在平坦化工艺之后，第一导电线CL1的顶表面CL1-TS与第一介电层DL1的顶表面DL1-TS共面，而第一导电线CL1的底表面与连接元件110的通孔部分110B接合(通过连接晶种层108)，并与第一介电层DL1接触。

参照图1H，在下一步骤中，形成沿第一方向D1(或堆积方向)交替地堆叠在第一导电线CL1及第一介电层DL1之上的多个导电线(CL2、CL3)、多个导通孔(V1、V2)、多个非平坦的晶种层(121A、121B)及多个介电层(DL2、DL3、DL4)。例如，在所示实施例中，在第一介电层DL1之上形成第二介电层DL2，其中第二介电层DL2被图案化成具有将第一导电线CL1的表面展露出的多个开口。随后，在开口内及第二介电层DL2之上形成非平坦的晶种层121A，其中非平坦的晶种层121A接触第一导电线CL1。此后，第一导通孔V1及第二导电线CL2形成在非平坦的晶种层121A上并通过非平坦的晶种层121A电连接到第一导电线CL1。

以类似的方式，沿第一方向D1(堆积方向)依序形成并堆叠第三介电层DL3、非平坦的晶种层121B、第二导通孔V2、第三导电线CL3及第四介电层DL4，以构成重布线层120。如图1H所示，连接元件110的通孔部分110B由重布线层120的介电层DLx的最底部介电层(DL1)环绕。在一些实施例中，通孔部分110B的侧向尺寸LD1沿着第一方向D1(堆积方向)减小，而导通孔Vx的侧向尺寸LD2沿着第一方向D1(堆积方向)增大。在某些实施例中，侧向尺寸LD1及侧向尺寸LD2是指沿与第一方向D1(堆积方向)垂直的方向测量的通孔部分110B的宽度及导通孔Vx的宽度。例如，通孔部分110B在连接到本体部分110A的一侧上的侧向尺寸LD1(或宽度)大于通孔部分110B在连接到第一导电线CL1的一侧上的侧向尺寸LD1(或宽度)。

在示例性实施例中，第一介电层DL1、第二介电层DL2、第三介电层DL3及第四介电层DL4构成重布线层120的介电层DLx。此外，第一导电线CL1、第二导电线CL2及第三导电线CL3构成重布线层120的导电线CLx。另外，第一导通孔V1及第二导通孔V2构成重布线层120的导通孔Vx。用于第二介电层DL2、第三介电层DL3及第四介电层DL4的材料类似于用于第一介电层DL1的材料。此外，用于第二导电线CL2、第三导电线CL3、第一导通孔V1及第二导通孔V2的材料可类似于用于第一导电线CL1的材料。在示例性实施例中，第一介电层DL1具有第一高度H1，第二介电层DL2具有第二高度H2，第三介电层DL3具有第三高度H3，且第四介电层DL4具有第四高度H4，其中H1>H2＝H3＝H4。换句话说，第一介电层DL1可具有大于其余介电层DLx的高度(或厚度)。

在示例性实施例中，虽然本文中仅示出四个介电层DLx及三层导电线CLx，然而本揭露并非仅限于此。在替代实施例中，可基于设计要求来调整所形成的介电层DLx及导电线CLx的层的数目。类似地，可基于存在的导电线CLx的数目来调整所使用的导通孔Vx的数目。

在形成重布线层120之后，可在最顶层的导电线CLx(第三导电线CL3)的暴露出的顶表面上设置多个导电接垫122，以用于与导电球电连接。在某些实施例中，导电接垫122例如是用于球安装的球下金属(under-ball metallurgy，UBM)图案。如图1H所示，导电接垫122形成在重布线层120上并电连接到重布线层120。在一些实施例中，导电接垫122的材料可包括铜、镍、钛、钨或其合金等，且可例如通过电镀工艺形成。导电接垫122的数目在本揭露中不受限制，且可基于设计布局来选择。在一些替代实施例中，可省略导电接垫122。换句话说，在后续步骤中形成的导电球124可直接设置在重布线层120上。

在形成导电接垫122之后，将多个导电球124设置在导电接垫122上及重布线层120之上。在一些实施例中，可通过植球工艺(ball placement process)或回焊工艺(reflowprocess)将导电球124设置在导电接垫122上。在一些实施例中，导电球124例如是焊球或球栅阵列(ball grid array，BGA)球。在一些实施例中，导电球124例如是受控塌陷芯片连接(controlled collapse chip connection，C4)凸块或微凸块。本揭露并非仅限于此。在一些实施例中，导电球124通过导电接垫122连接到重布线层120。在某些实施例中，导电球124中的一些可通过重布线层120电连接到第一半导体管芯112A，而导电球124中的一些可通过重布线层120电连接到第二半导体管芯112B。此外，在示例性实施例中，导电球124的数目并非仅限于本揭露，且可基于导电接垫122的数目来指定及选择。

参照图1I，在形成重布线层120并在其上放置导电球124之后，可剥离第二载体101(以类似于第一载体102的方式)。在一些实施例中，进一步移除剥离层103，且可执行切分工艺(dicing process)以切穿重布线层120及绝缘密封体118’，从而将多个封装结构PK1彼此分离。至此，可完成根据本揭露一些示例性实施例的封装结构PK1。

图2A至图2F是根据本揭露一些其他示例性实施例制作封装结构的方法中的各种阶段的示意性剖视图。图2A至图2F所示的实施例类似于图1A至图1I所示的实施例，因此相同的参考编号用于指代相同或相似的部件，且本文中将省略或简化其详细说明及形成步骤。

参照图2A，在一些实施例中，在晶种层106之上形成第一导电线CL1之后，可基于第一导电线CL1的轮廓来刻蚀或图案化晶种层106。换句话说，第一导电线CL1的侧壁与晶种层106的侧壁对齐。参照图2B，在图案化第一导电线CL1及晶种层106之后，可形成第一介电层DL1以覆盖第一导电线CL1及晶种层106。例如，第一导电线CL1及晶种层106嵌置在第一介电层DL1中。在一些实施例中，连接晶种层108形成在第一介电层DL1的开口内，并电连接到第一导电线CL1。随后，具有本体部分110A及通孔部分110B的连接元件110形成在连接晶种层108上并与连接晶种层108实体接触。

参照图2C，将第一半导体管芯112A及第二半导体管芯112B设置在多个连接元件110上。例如，通过倒装芯片结合将第一半导体管芯112A及第二半导体管芯112B设置在连接元件110的本体部分110A上。第一半导体管芯112A及第二半导体管芯112B类似于图1D中所述的第一半导体管芯112A及第二半导体管芯112B，因此本文中将省略其详细说明。在一些实施例中，在将第一半导体管芯112A及第二半导体管芯112B设置到连接元件110上之后，在第一介电层DL1上形成底部填充结构116，以覆盖连接元件110的本体部分110A且部分地覆盖第一半导体管芯112A及第二半导体管芯112B。在某些实施例中，然后形成绝缘密封体118’，以包封第一半导体管芯112A、第二半导体管芯112B及底部填充结构116。在一些实施例中，绝缘密封体118’的表面118’-Sx、第一半导体管芯112A的背侧表面112A-BS及第二半导体管芯112B的背侧表面112B-BS共面且彼此齐平。

参照图2D，在下一步骤中，将第一载体102剥离并与晶种层106分离。在一些实施例中，剥离工艺包括将例如激光或UV光等的光投射在剥离层104(例如，LTHC释放层)上，使得第一载体102可容易地与剥离层104一起被移除。在一些实施例中，在将第一载体102上的组件转移到第二载体101之后，晶种层106(平坦的晶种层)在第一介电层DL1的顶表面DL1-TS上暴露出。在一些实施例中，晶种层106嵌置在第一介电层DL1中，并设置在第一导电线CL1的顶表面CL1-TS上。在某些实施例中，晶种层106(平坦的晶种层)的顶表面106-TS与第一介电层DL1的顶表面DL1-TS共面。

参照图2E，类似于图1H中所述的用于形成重布线层120的步骤，形成沿第一方向D1(或堆积方向)交替地堆叠在晶种层106(平坦的晶种层)上、第一导电线CL1上及第一介电层DL1之上的多个导电线(CL2、CL3)、多个导通孔(V1、V2)、多个非平坦的晶种层(121A、121B)及多个介电层(DL2、DL3、DL4)。在某些实施例中，第二介电层DL2设置在晶种层106及第一介电层DL1上并与晶种层106及第一介电层DL1接触。在一些实施例中，非平坦的晶种层121A设置在第二介电层DL2上，并通过第二介电层DL2的开口与晶种层106(平坦的晶种层)接触。在某些实施例中，第一导通孔V1由第二介电层DL2及非平坦的晶种层121A环绕，且通过晶种层106电连接到第一导电线CL1。在形成重布线层120之后，多个导电接垫122及多个导电球124设置在重布线层120上，并电连接到重布线层120。

参照图2F，在形成重布线层120并在其上放置导电球124之后，可剥离第二载体101(以类似于第一载体102的方式)。在一些实施例中，进一步移除剥离层103，且可执行切分工艺以切穿重布线层120及绝缘密封体118’，从而将多个封装结构PK2彼此分离。至此，可完成根据本揭露一些示例性实施例的封装结构PK2。

图3是根据本揭露一些示例性实施例的封装结构的示意性剖视图。图3中所示的封装结构PK3类似于图1I中所示的封装结构PK1，因此相同的参考编号用于指代相同或相似的部件，且本文中将省略其详细说明。实施例之间的差异在于封装结构PK3的半导体管芯的导电柱的设计。

如图3所示，第一半导体管芯112A的第一导电柱112A-4的高度PH1不同于第二半导体管芯112B的第二导电柱112B-4的高度PH2。例如，在一些实施例中，第一导电柱112A-4的高度PH1大于第二导电柱112B-4的高度PH2。然而，第一半导体管芯112A的总高度实质上等于第二半导体管芯112B的总高度。类似于上述实施例，由于半导体管芯(112A、112B)结合到绝缘密封体118’的前侧处的多个连接元件110上，且在绝缘密封体118’及半导体管芯(112A、112B)的背侧上执行研磨或平坦化工艺，因此可减少绝缘密封体118’中的裂纹及重布线层120中的裂纹。

图4是根据本揭露一些其他示例性实施例的封装结构的示意性剖视图。图4中所示的封装结构PK4类似于图3中所示的封装结构PK3，因此相同的参考编号用于指代相同或相似的部件，且本文中将省略其详细说明。实施例之间的差异在于，在封装结构PK4中还设置有保护层。

如图4所示，第一半导体管芯112A可包括环绕第一导电柱112A-4的保护层112A-5。在一些实施例中，保护层112A-5形成在钝化层112A-3上或后钝化层上，并覆盖第一导电柱112A-4的侧壁。以类似的方式，第二半导体管芯112B可包括环绕第二导电柱112B-4的保护层112B-5。在一些实施例中，保护层112B-5形成在钝化层112B-3上或后钝化层上，并覆盖第二导电柱112B-4的侧壁。尽管第一半导体管芯112A及第二半导体管芯112B均在图4中示出为包括保护层(112A-5及112B-5)，然而，本揭露并非仅限于此。在替代实施例中，第一半导体管芯112A或第二半导体管芯112B中的仅一者包括保护层(112A-5或112B-5)。类似于上述实施例，由于半导体管芯(112A、112B)结合到位于绝缘密封体118’的前侧处的多个连接元件110上，且在绝缘密封体118’及半导体管芯(112A、112B)的背侧上执行研磨或平坦化工艺，因此可减少绝缘密封体118’中的裂纹及重布线层120中的裂纹。

图5是根据本揭露一些其他示例性实施例的封装结构的示意性剖视图。图5中所示的封装结构PK5类似于图1I中所示的封装结构PK1，因此相同的参考编号用于指代相同或相似的部件，且本文中将省略其详细说明。实施例之间的差异在于，在封装结构PK5中还设置有绝缘体穿孔。

如图5所示，在一些实施例中，封装结构PK5还包括环绕第一半导体管芯112A及第二半导体管芯112B的绝缘体穿孔130。在一些实施例中，绝缘体穿孔130可包括由绝缘密封体118’环绕的本体部分130A及由第一介电层DL1环绕的通孔部分130B。

在一个实施例中，绝缘体穿孔130的形成包括形成具有开口的掩模图案(未示出)，然后通过电镀或沉积形成填满开口的金属材料(未示出)，且移除掩模图案以在第一介电层DL1上形成绝缘体穿孔130。在某些实施例中，绝缘体穿孔130填充到将重布线层120的第一导电线CL1展露出的通孔开口中，使得绝缘体穿孔130可电连接到重布线层120。在一个实施例中，绝缘体穿孔130的材料可包括金属材料，例如铜或铜合金等。然而，本揭露并非仅限于此。

在替代实施例中，可通过以下步骤来形成绝缘体穿孔130：在第一介电层DL1上形成晶种层(与连接晶种层108的形成一起)；形成具有将晶种层的部分暴露出的开口的掩模图案；通过镀覆在晶种层的暴露出的部分上形成金属材料以形成绝缘体穿孔130；移除掩模图案；然后移除晶种层的由绝缘体穿孔130暴露出的部分。例如，晶种层可为钛/铜复合层。为了简化，在图5中仅示出两个绝缘体穿孔130。然而，应注意，绝缘体穿孔130的数目并非仅限于此，且可基于要求来选择。

如图5中进一步所示，在一些实施例中，在绝缘密封体118’的与重布线层120所在之处相对的背侧表面上设置有介电层132。在某些实施例中，介电层132具有将绝缘体穿孔130的本体部分130A展露出的开口，而导电端子134进一步设置在介电层132的开口中并连接到绝缘体穿孔130。至此，完成了具有双侧端子的封装结构PK5。

图6A至图6F是根据本揭露一些其他示例性实施例制作封装结构的方法中的各种阶段的示意性剖视图。图6A至图6F中所示的实施例类似于图1A至图1I中所示的实施例，因此相同的参考编号用于指代相同或相似的部件，且本文中将省略或简化其详细说明。

参照图6A，提供上面涂布有剥离层104的第一载体102。在一些实施例中，将第一半导体管芯112A及第二半导体管芯112B拾取并放置在剥离层104上。在某些实施例中，第一半导体管芯112A及第二半导体管芯112B通过管芯贴合膜(未示出)贴合到剥离层104。第一半导体管芯112A及第二半导体管芯112B类似于图1D中所述的第一半导体管芯112A及第二半导体管芯112B。然而，在示例性实施例中，第一半导体管芯112A还包括覆盖第一导电柱112A-4的保护层112A-5，而第二半导体管芯112B不含任何保护层，且包括位于第二导电柱112B-4中的每一者上的导电凸块114。在一些实施例中，第二半导体管芯112B的总高度小于第一半导体管芯112A的总高度。

参照图6B，在下一步骤中，提供位于支撑结构202上的多个连接柱204。在一些实施例中，连接柱204通过导电凸块114与第二半导体管芯112B的第二导电柱112B-4接合并电连接。在示例性实施例中，连接柱204的材料可类似于第二导电柱112B-4的材料。此外，支撑结构202可为硅支撑件，然而本揭露并非仅限于此。在一些其他实施例中，支撑结构202可为用于固持连接柱204的任何类型的支撑结构，其可在后续步骤中被牺牲性地移除。

参照图6C，在剥离层104上形成底部填充结构116，以覆盖第二导电柱112B-4、连接柱204及导电凸块114。在一些实施例中，底部填充结构116填充在第一半导体管芯112A与第二半导体管芯112B之间的空间中，以将第一半导体管芯112A与第二半导体管芯112B分隔开。在某些实施例中，底部填充结构116还部分地覆盖支撑结构202。在形成底部填充结构116之后，在剥离层104上形成绝缘材料118，以包封第一半导体管芯112A、第二半导体管芯112B并环绕多个连接柱204。

参照图6D，可部分地移除绝缘材料118，以暴露出连接柱204及第一半导体管芯112A。在一些实施例中，通过平坦化步骤对绝缘材料118进行研磨或抛光。例如，通过机械研磨工艺及/或化学机械抛光(CMP)工艺来执行平坦化步骤，直到连接柱204的顶表面204-TS及第一导电柱112A-4的顶表面112A-TS展露出为止。在一些实施例中，支撑结构202在平坦化步骤期间被完全移除。在一些实施例中，连接柱204及第一导电柱112A-4也可被研磨/抛光。

如图6D所示，绝缘材料118被抛光而形成绝缘密封体118’。在某些实施例中，绝缘密封体118’的顶表面118-TS、底部填充结构116的顶表面116-TS、连接柱204的顶表面204-TS及第一导电柱112A-4的顶表面112A-TS共面且彼此齐平。在一些实施例中，在机械研磨或化学机械抛光(CMP)步骤之后，可视需要执行清洁步骤。例如，执行清洁步骤以清洁及移除从平坦化步骤产生的残留物。然而，本揭露并非仅限于此，且可通过任何其他合适的方法来执行平坦化步骤。

参照图6E，在形成绝缘密封体118’之后，在绝缘密封体118’之上形成重布线层120，且重布线层120电连接到第一半导体管芯112A及第二半导体管芯112B。在一些实施例中，重布线层120的形成包括形成交替地堆叠在绝缘密封体118’之上的多个导电线CLx(包括CL1、CL2及CL3)、多个导通孔Vx(包括V1、V2及V3)、多个非平坦的晶种层(包括121A、121B及121C)及多个介电层DLx(包括DL1、DL2、DL3及DL4)。在一些实施例中，第一导通孔V1通过非平坦的晶种层121A电连接到连接柱204及第一导电柱112A-4。

在形成重布线层120之后，可在最顶层的导电线CLx(第三导电线CL3)的暴露出的顶表面上设置多个导电接垫122，以用于与导电球电连接。在某些实施例中，导电接垫122例如是用于球安装的球下金属(UBM)图案。如图6E所示，导电接垫122形成在重布线层120上并电连接到重布线层120。导电接垫122的数目在本揭露中不受限制，且可基于设计布局来选择。此后，将多个导电球124设置在导电接垫122上及重布线层120之上。在一些实施例中，可通过植球工艺或回流工艺将导电球124设置在导电接垫122上。在一些实施例中，导电球124例如是焊球或球栅阵列(BGA)球。在一些实施例中，导电球124例如是受控塌陷芯片连接(C4)凸块或微凸块。本揭露并非仅限于此。

参照图6F，在形成重布线层120并在其上放置导电球124之后，可剥离第一载体102。在一些实施例中，进一步移除剥离层104，且可执行切分工艺以切穿重布线层120及绝缘密封体118’，从而将多个封装结构PK6彼此分离。至此，可完成根据本揭露一些其他示例性实施例的封装结构PK6。

图7A至图7H是根据本揭露一些其他示例性实施例制作封装结构的方法中的各种阶段的示意性剖视图。图7A至图7H所示的实施例类似于图6A至图6F所示的实施例，因此相同的参考编号用于指代相同或相似的部件，且本文中将省略或简化其详细说明。

参照图7A至图7C来阐述提供上面设置有连接柱204的半导体管芯的步骤。参照图7A，在一些实施例中，提供上面涂布有剥离层DB的载体CR1。载体CR1及剥离层DB可类似于上述实施例中所述的第一载体102及剥离层104。在一些实施例中，在剥离层DB上及载体CR1之上形成有多个连接柱204。

参照图7B，在形成连接柱204之后，通过倒装芯片结合将半导体管芯112C及112D设置在连接柱204上。半导体管芯112C及112D类似于上述实施例中所述的第一半导体管芯112A或第二半导体管芯112B，且本文中将省略其详细说明。简单地说，半导体管芯112C及112D中的每一者包括半导体衬底(112C-1/112D-1)、多个导电接垫(112C-2/112D-2)、钝化层(112C-3/112D-3)及多个导电柱(112C-4/112D-4)。在一些实施例中，半导体管芯112C及112D的导电柱(112C-4/112D-4)通过导电凸块114结合到连接柱204。

参照图7C，将图1B中所示的结构倒置，并贴合到由框架302支撑的条带301(例如，切分条带)。如图7C所示，载体CR1被剥离并与半导体管芯112C及112D分离。在一些实施例中，剥离工艺包括将例如激光或UV光等的光投射在剥离层DB(例如，LTHC释放层)上，使得载体CR1可容易地与剥离层DB一起被移除。在剥离步骤期间，条带301用于在剥离载体CR1及剥离层DB之前固定半导体管芯112C及112D。在剥离工艺之后，制作了上面设置有连接柱204的半导体管芯112C及112D。

参照图7D，将第一半导体管芯112A及在图7C中制作的半导体管芯112C设置在剥离层104上及载体102之上。在示例性实施例中，第一半导体管芯112A还包括覆盖第一导电柱112A-4的保护层112A-5，而半导体管芯112C还包括导电凸块114及位于导电凸块114上的连接柱204。参照图7E，在后续步骤中，在剥离层104上形成底部填充结构116，以覆盖导电柱112C-4、连接柱204及导电凸块114。在一些实施例中，底部填充结构116填充在第一半导体管芯112A与半导体管芯112C之间的空间中，以将第一半导体管芯112A与半导体管芯112C分隔开。在形成底部填充结构116之后，在剥离层104上形成绝缘材料118，以包封第一半导体管芯112A、半导体管芯112C并环绕多个连接柱204。

参照图7F，可部分地移除绝缘材料118，以暴露出连接柱204及第一半导体管芯112A。在一些实施例中，通过平坦化步骤对绝缘材料118进行研磨或抛光。例如，通过机械研磨工艺及/或化学机械抛光(CMP)工艺来执行平坦化步骤，直到连接柱204的顶表面204-TS及第一导电柱112A-4的顶表面112A-TS展露出为止。在一些实施例中，绝缘材料118被抛光而形成绝缘密封体118’。在某些实施例中，绝缘密封体118’的顶表面118-TS、底部填充结构116的顶表面116-TS、连接柱204的顶表面204-TS及第一导电柱112A-4的顶表面112A-TS共面且彼此齐平。

参照图7G，在形成绝缘密封体118’之后，以与图6E中所述的方式相同的方式在绝缘密封体118’之上形成重布线层120。在一些实施例中，重布线层120电连接到第一半导体管芯112A及半导体管芯112C。在某些实施例中，重布线层120通过连接柱204电连接到半导体管芯112C。在形成重布线层120之后，多个导电接垫122可设置在重布线层120上并电连接到重布线层120。此后，将多个导电球124设置在导电接垫122上及重布线层120之上。在一些实施例中，可通过植球工艺或回流工艺将导电球124设置在导电接垫122上。在某些实施例中，导电球124电连接到第一半导体管芯112A及/或半导体管芯112C。

参照图7H，在形成重布线层120并在其上放置导电球124之后，可剥离第一载体102。在一些实施例中，进一步移除剥离层104，且可执行切分工艺以切穿重布线层120及绝缘密封体118’，从而将多个封装结构PK7彼此分离。至此，可完成根据本揭露一些其他示例性实施例的封装结构PK7。

图8是根据本揭露一些其他示例性实施例的封装结构的示意性剖视图。图8中所示的封装结构PK8类似于图7H中所示的封装结构PK7，因此相同的参考编号用于指代相同或相似的部件，且本文中将省略其详细说明。实施例之间的差异在于，在封装结构PK8中还设置有绝缘体穿孔。

如图8所示，在一些实施例中，封装结构PK8还包括环绕第一半导体管芯112A及半导体管芯112C的绝缘体穿孔130。在一些实施例中，绝缘体穿孔130嵌置在绝缘密封体118’中，并电连接到重布线层120。在一个实施例中，绝缘体穿孔130的材料可包括金属材料，例如铜或铜合金等。然而，本揭露并非仅限于此。

此外，在一些实施例中，在绝缘密封体118’的与重布线层120所在之处相对的背侧表面上设置有介电层132。在某些实施例中，介电层132具有展露出绝缘体穿孔130的开口，而导电端子134进一步设置在介电层132的开口中并连接到绝缘体穿孔130。至此，完成了具有双侧端子的封装结构PK8。

在上述实施例中，由于半导体管芯结合到位于绝缘密封体的前侧处的多个连接元件上，且在绝缘密封体及半导体管芯的背侧上执行研磨或平坦化工艺，因此可进一步减少绝缘密封体118’中的裂纹及重布线层120中的裂纹。另外，由于使用多个连接柱来补偿管芯高度变化，因此可减少半导体管芯的导电柱上的模制及研磨。因此，可进一步减少模制化合物(包封体)中的裂纹及重布线层中的裂纹。综上所述，可在封装结构中高效地集成具有厚度变化的半导体管芯，且可制作具有更佳可靠性的封装结构。

根据本揭露的一些实施例，一种封装结构包括多个半导体管芯、绝缘密封体、重布线层及多个连接元件。所述绝缘密封体包封所述多个半导体管芯。所述重布线层沿堆积方向设置在所述绝缘密封体上并电连接到所述多个半导体管芯，其中所述重布线层包括交替堆叠的多个导电线、多个导通孔及多个介电层，且所述多个导通孔的侧向尺寸沿着所述堆积方向增加。所述连接元件设置在所述重布线层与所述半导体管芯之间，其中所述连接元件包括与所述半导体管芯接合的本体部分及与所述重布线层接合的通孔部分，其中所述通孔部分的侧向尺寸沿着所述堆积方向减小。

在一些实施例中，所述多个连接元件的所述本体部分由所述绝缘密封体环绕，且所述多个连接元件的所述通孔部分由所述多个介电层中的最底部介电层环绕。在一些实施例中，所述重布线层包括：所述多个介电层中的第一介电层，环绕所述多个连接元件的所述通孔部分；以及所述多个导电线中的第一导电线，嵌置在所述第一介电层中，其中所述第一导电线具有顶表面及与所述顶表面相对的底表面，所述底表面与所述多个连接元件的所述通孔部分接合并与所述第一介电层接触，且所述顶表面与所述第一介电层的表面共面。在一些实施例中，所述重布线层还包括：所述多个介电层中的第一介电层，环绕所述多个连接元件的所述通孔部分；以及所述多个导电线中的第一导电线，嵌置在所述第一介电层中，其中所述第一导电线具有顶表面及与所述顶表面相对的底表面，所述底表面与所述多个连接元件的所述通孔部分接合并与所述第一介电层接触；平坦的晶种层，嵌置在所述第一介电层中并设置在所述第一导电线的所述顶表面上，其中所述平坦的晶种层的表面与所述第一介电层的表面共面；所述多个介电层中的第二介电层，设置在所述平坦的晶种层上及所述第一介电层之上；非平坦的晶种层，设置在所述第二介电层上并与所述平坦的晶种层接触；以及所述多个导通孔中的第一导通孔，由所述第二介电层及所述非平坦的晶种层环绕。在一些实施例中，所述的封装结构还包括嵌置在所述绝缘密封体中的底部填充结构，其中所述底部填充结构覆盖所述多个连接元件的所述本体部分且部分地覆盖所述多个半导体管芯。在一些实施例中，所述底部填充结构的宽度沿着所述堆积方向增加。在一些实施例中，所述多个半导体管芯中的每一者包括多个导电柱，且所述多个导电柱电连接到所述多个连接元件的所述本体部分。

根据本揭露的一些其他实施例，一种封装结构包括第一半导体管芯、第二半导体管芯、底部填充结构、绝缘密封体、重布线层及多个连接元件。所述第一半导体管芯具有多个第一导电柱。所述第二半导体管芯具有多个第二导电柱。所述底部填充结构覆盖所述多个第一导电柱及所述多个第二导电柱。所述绝缘密封体包封所述第一半导体管芯、所述第二半导体管芯及所述底部填充结构。所述重布线层设置在所述绝缘密封体上及所述底部填充结构上，其中所述重布线层包括交替堆叠的多个导电线、多个导通孔及多个介电层。所述多个连接元件将所述重布线层电连接到所述第一半导体管芯的所述多个第一导电柱及所述第二半导体管芯的所述多个第二导电柱，其中所述多个连接元件的一部分由所述底部填充结构环绕，且所述多个连接元件的另一部分由所述多个介电层中的第一介电层环绕。

在一些实施例中，所述多个第一导电柱的高度不同于所述多个第二导电柱的高度。在一些实施例中，所述的封装结构还包括位于所述多个连接元件与所述重布线层之间的连接晶种层。在一些实施例中，所述重布线层还包括：所述多个导电线中的第一导电线，嵌置在所述第一介电层中并电连接到所述多个连接元件；以及平坦的晶种层，嵌置在所述第一介电层中并设置在所述第一导电线的顶表面上，其中所述平坦的晶种层的表面与所述第一介电层的表面共面。在一些实施例中，所述重布线层还包括：所述多个介电层中的第二介电层，设置在所述平坦的晶种层上及所述第一介电层之上；非平坦的晶种层，设置在所述第二介电层上并与所述平坦的晶种层接触；以及所述多个导通孔中的第一导通孔，由所述第二介电层及所述非平坦的晶种层环绕。在一些实施例中，所述的封装结构还包括夹置在所述多个连接元件与所述多个第一导电柱之间或者夹置在所述多个连接元件与所述多个第二导电柱之间的多个导电凸块。在一些实施例中，所述第一半导体管芯或所述第二半导体管芯中的至少一者具有环绕所述多个第一导电柱或环绕所述多个第二导电柱的保护层，且所述保护层由所述底部填充结构覆盖。

根据本揭露的一些其他实施例，阐述一种制作封装结构的方法。所述方法包括以下步骤。提供第一载体。在所述第一载体上形成第一导电线。形成第一介电层以覆盖所述第一导电线，其中所述第一介电层具有将所述第一导电线的表面暴露出的多个开口。在所述第一介电层上及所述多个开口中形成多个连接元件，其中所述多个连接元件包括本体部分及通孔部分，所述通孔部分与所述第一导电线接合，且所述通孔部分的侧向尺寸沿着所述封装结构的第一方向减小。将多个半导体管芯设置在所述多个连接元件的所述本体部分上。形成绝缘密封体，以包封所述多个半导体管芯及所述多个连接元件。剥离所述第一载体并将所述封装结构转移到第二载体上。形成交替堆叠在所述第一导电线及所述第一介电层之上的多个导电线、多个导通孔及多个介电层，以构成重布线层，其中所述多个导通孔的侧向尺寸沿着所述封装结构的所述第一方向增加。

在一些实施例中，在形成所述绝缘密封体之后，在所述绝缘密封体及所述多个半导体管芯的背侧上执行平坦化工艺以形成共面表面。在一些实施例中，所述的制作封装结构的方法，还包括：在形成所述第一导电线之前，在所述第一载体上形成平坦的晶种层；在所述第一载体之上在所述平坦的晶种层上形成所述第一导电线；以及形成覆盖所述第一导电线及所述平坦的晶种层的所述第一介电层。在一些实施例中，在将所述封装结构转移到所述第二载体上之后，所述平坦的晶种层被完全移除。在一些实施例中，所述多个导通孔被形成为电连接到所述平坦的晶种层。在一些实施例中，所述的制作封装结构的方法，还包括：形成底部填充结构，所述底部填充结构覆盖所述多个连接元件的所述本体部分并部分地覆盖所述多个半导体管芯；以及形成所述绝缘密封体，以包封所述底部填充结构、所述多个半导体管芯及所述多个连接元件。

根据本揭露的又一实施例，一种封装结构包括第一半导体管芯、第二半导体管芯、多个连接柱、绝缘密封体及重布线层。所述第一半导体管芯具有多个第一导电柱。所述第二半导体管芯具有多个第二导电柱，其中所述第二半导体管芯的高度小于所述第一半导体管芯的高度。所述多个连接柱与所述第二半导体管芯的所述多个第二导电柱接合，其中所述多个连接柱的顶表面与所述多个第一导电柱的顶表面共面。所述绝缘密封体包封所述第一半导体管芯、所述第二半导体管芯及所述多个连接柱。所述重布线层设置在所述绝缘密封体上，并电连接到所述多个第一导电柱及所述多个连接柱。

以上内容概述了若干实施例的特征，以使所属领域中的技术人员可更好地理解本揭露的各个方面。所属领域中的技术人员应了解，他们可容易地使用本揭露作为设计或修改其他工艺及结构的基础来施行与本文中所介绍的实施例相同的目的及/或实现与本文中所介绍的实施例相同的优点。所属领域中的技术人员还应认识到，这些等效构造并不背离本揭露的精神及范围，而且他们可在不背离本揭露的精神及范围的条件下对其作出各种改变、代替、及变更。