具体实施方式

以下公开提供用于实施所提供主题的不同特征的许多不同实施例或实例。为简化本公开，下面阐述组件及排列的具体实例。当然，这些仅为实例且不旨在进行限制。举例来说，以下说明中将第一特征形成在第二特征“之上”或第二特征“上”可包括其中第一特征与第二特征被形成为直接接触的实施例，且也可包括其中第一特征与第二特征之间可形成有附加特征从而使得所述第一特征与所述第二特征可不直接接触的实施例。另外，本公开可能在各种实例中重复使用参考编号和/或字母。此种重复使用是出于简洁及清晰的目的，而不是自身指示所论述的各种实施例和/或配置之间的关系。

此外，为易于说明，本文中可能使用例如“在…之下(beneath)”、“在…下面(below)”、“下部的(lower)”、“在…上方(above)”、“上部的(upper)”及类似用语等空间相对性用语来阐述图中所示的一个组件或特征与另一(其他)组件或特征的关系。所述空间相对性用语旨在除图中所绘示的取向外还囊括器件在使用或操作中的不同取向。装置可具有其他取向(旋转90度或处于其他取向)且本文中所使用的空间相对性描述语可同样相应地进行解释。

还可包括其他特征及工艺。举例来说，可包括测试结构以帮助对三维(three-dimensional，3D)封装或3DIC器件进行验证测试。所述测试结构可包括例如在重布线层中或衬底上形成的测试焊盘(test pad)，以便能够对3D封装或3DIC器件进行测试、使用探针和/或探针卡(probe card)以及类似操作。可对中间结构以及最终结构执行验证测试。另外，本文中所公开的结构及方法可与包含对已知良好管芯(known good die)进行中间验证的测试方法接合使用以提高良率(yield)并降低成本。

本公开的实施例是在半导体制造的背景下论述，具体来说，是在形成三维(3D)半导体结构的背景下论述。3D半导体结构包括集成电路(IC)部分及接合到IC部分的翘曲控制部分。通过配置翘曲控制部分，可有效地减少3D半导体结构的翘曲。论述了实施例的一些变型。应理解，所有图式中的图例是示意性的，而不是按比例的。在所有各种图及例示性实施例中，相同或相似的标号指代相同或相似的组件。

图1A到图1E示出根据一些实施例的集成电路(IC)部分在各种制作阶段的示意性剖视图。参照图1A，在临时载体TC之上形成重布线结构110。临时载体TC可包含在随后的处理中为形成在上面的结构提供机械支撑的任何适合的材料。此后，一旦制造工艺完成，可从所得结构移除临时载体TC。举例来说，临时载体TC包含玻璃、陶瓷、金属、硅或类似物。在一些实施例中，在临时载体TC之上形成重布线结构110，重布线结构110与临时载体TC之间夹置有粘合层(未示出)。举例来说，粘合层是当暴露于辐射源(例如紫外(ultra-violet，UV)光或激光)时会降低或失去其粘性的光热转换(light-to-heat conversion，LTHC)膜。因此，为在随后的处理中移除临时载体TC，可对粘合层施加紫外(UV)光或外部能量，以容易地从所得结构移除临时载体TC及粘合层。可使用例如管芯贴合膜(die attach film，DAF)等其他适合的粘合层，临时载体TC的移除工艺可包括机械剥除工艺(mechanical peel-offprocess)、研磨工艺(grinding process)或刻蚀工艺(etching process)且可包括附加的清洁工艺(cleaning process)。在其他实施例中，省略粘合层。

重布线结构110可包括形成在一个或多个介电层112中的一个或多个导电特征114(例如导线、通孔及焊盘)。重布线结构110的介电层112可包含氧化硅、氮化硅、低介电常数(low-k)介电质(例如掺杂碳的氧化物)、极低介电常数(extremely low-k)介电质(例如掺杂多孔碳的二氧化硅)、这些材料的组合或类似物，并且可通过例如化学气相沉积(chemical vapor deposition，CVD)、等离子体增强型化学气相沉积(plasma-enhancedchemical vapor deposition，PECVD)、原子层沉积(atomic layer deposition，ALD)或任何其他适合的沉积方法等工艺形成重布线结构110的介电层112。重布线结构110的导电特征114可由例如铝、铜、钨、钛、合金或其组合等金属形成，并且可通过图案化及金属化技术或其他适合的沉积方法形成重布线结构110的导电特征114。

在一些实施例中，在临时载体TC之上沉积最底介电层112b，然后在最底介电层112b上沉积导电特征114的最底层114b。接下来，在最底介电层112b上形成中间介电层112m，以覆盖导电特征114的最底层，其中导电特征114的最底层114b的部分通过中间介电层112m的开口以可触及的方式显露出。然后，在中间介电层112m的开口中形成导电特征114的中间层114m且导电特征114的中间层114m延伸到中间介电层112m的顶表面。基于电路设计要求，可重复进行形成中间介电层112m及导电特征114的中间层114m的步骤。

随后，在中间介电层112m上形成最顶介电层112t以覆盖导电特征114的中间层114m，然后在最顶介电层112t的开口中形成导电特征114的最顶层114t。可通过镶嵌工艺(例如单镶嵌(single damascene)或双镶嵌(dual damascene))或其他适合的工艺形成导电特征114的最顶层114t。在一些实施例中，导电特征114的最顶层114t作为接合连接件，最顶介电层112t作为接合介电质。举例来说，导电特征114的最顶层114t的至少部分与导电特征114的中间层114m物理接触及电接触。在一些实施例中，导电特征114的最顶层114t的部分是虚设连接件且可为电性浮置的。在一些实施例中，使用导电特征114的最顶层114t及最顶介电层112t在混合接合工艺中将半导体管芯接合在一起。

参照图1B，将多个集成电路(IC)组件120接合到重布线结构110。应注意，尽管示出两个IC组件120，然而IC组件120的数目在本公开中不受限制。IC组件120的类型可为相同的或可为不同的。举例来说，相应的IC组件120包括逻辑电路、处理电路、存储电路、偏置电路、参考电路和/或类似物。在一些实施例中，IC组件120被称作从器件晶片单体化出来的管芯或芯片。

在一些实施例中，每一IC组件120包括半导体衬底122及形成在半导体衬底122上的内连线结构124。半导体衬底122可包括在前段工艺(front-end-of-line，FEOL)中形成的电路(未示出)，内连线结构124可在后段工艺(back-end-of-line，BEOL)中形成。在一些实施例中，内连线结构124包括形成在半导体衬底122之上的层间介电(inter-layerdielectric，ILD)层以及形成在ILD层之上的金属间介电(inter-metallizationdielectric，IMD)层。在一些实施例中，ILD层及IMD层由例如磷硅酸盐玻璃(phosphosilicate glass，PSG)、硼磷硅酸盐玻璃(borophosphosilicate glass，BPSG)、SiOxCy、旋涂玻璃(Spin-On-Glass)、旋涂聚合物(Spin-On-Polymer)、硅碳材料、其化合物、其复合物、其组合或类似物等低K介电材料形成。ILD层及IMD层可包括不限于此的任何适合数目的介电材料层。

举例来说，半导体衬底122包括可为掺杂的或未掺杂的块状半导体、绝缘体上半导体(semiconductor-on-insulator，SOI)衬底、其他支撑衬底(例如石英、玻璃等)、其组合或类似物。在一些实施例中，半导体衬底122包含元素半导体(例如呈晶体、多晶体或非晶结构等的硅或锗)、化合物半导体(例如碳化硅、砷化镓、磷化镓、磷化铟、砷化铟和/或锑化铟等)、合金半导体(例如硅锗(silicon-germanium，SiGe)、磷化镓砷(gallium arsenidephosphide，GaAsP)、砷化铝铟(aluminum indium arsenide，AlInAs)、砷化铝镓(aluminumgallium arsenide，AlGaAs)、砷化镓铟(gallium indium arsenide，GaInAs)、磷化镓铟(gallium indium phosphide，GaInP)等)、其组合、或其他合适的材料。举例来说，化合物半导体衬底可具有多层结构，或者衬底可包括多层化合物半导体结构。在一些实施例中，在硅衬底之上形成合金SiGe。在其他实施例中，SiGe衬底是应变的。

在一些实施例中，在半导体衬底122的背侧122b上设置管芯贴合膜DAF。举例来说，在将IC组件120接合到重布线结构110之前，提供管芯贴合膜DAF。作为另外一种选择，省略管芯贴合膜DAF。在一些实施例中，在半导体衬底122的前侧122a上形成由一个方块象征的多个半导体器件123，内连线结构124可对半导体器件123进行内连。举例来说，半导体器件123可为或可包括有源器件(例如晶体管、二极管等)和/或无源器件(例如电容器、电阻器、电感器等)或其他适合的电组件。举例来说，内连线结构124包括形成在半导体衬底122之上的介电层1241及嵌入在介电层1241中的内连电路1242。内连电路1242可包括导线、导电焊盘、导通孔等。内连电路1242的材料可包括铜或铜合金，但也可使用其他导电材料(例如铝、银、金及其组合)。在一些实施例中，内连电路1242的两层或更多层导线通过内连电路1242的导通孔垂直内连。嵌入在介电层1241中的内连电路1242可电耦合到形成在半导体衬底122中和/或半导体衬底122上的半导体器件123。

在一些实施例中，内连线结构124包括嵌入在介电层1241中的接合连接件1243。举例来说，接合连接件1243使用镶嵌工艺(例如单镶嵌或双镶嵌)或其他适合的技术形成。在一些实施例中，介电层1241的其中埋置有接合连接件1243的部分作为接合介电质。介电层1241的接合表面可与接合连接件1243的接合表面实质上齐平。举例来说，接合连接件1243的至少部分与内连电路1242物理接触及电接触。在一些实施例中，接合连接件1243的部分是虚设连接件且可为电性浮置的。在一些实施例中，IC组件120的内连线结构124与重布线结构110物理接触及电接触。举例来说，通过将介电层1241和最顶介电层112t接合在一起的接合机制(joint bonding mechanism)来实现IC组件120与重布线结构110的接合，此外，各个接合连接件1243与导电特征114的最顶层114t对准且接合在一起。在一些实施例中，接合连接件1243与导电特征114的最顶层114t直接接触，其中接合连接件1243在导电特征114的最顶层114t与接合连接件1243的接合界面IF处的接触面积实质上等于导电特征114的最顶层114t的表面积。举例来说，接合连接件1243的接触面积与导电特征114的最顶层114t的接触面积在接合界面1F处实质上对准。

在其中介电层1241与最顶介电层112t二者均为氧化物材料的一些实施例中，在介电层1241与最顶介电层112t之间形成氧化物-氧化物接合(oxide-oxide bond)。在其中接合连接件1243与114t二者均由铜形成的实施例中，接合连接件(1243及114t)中的铜形成铜-铜接合(copper-copper bond)。因此，IC组件120与重布线结构110通过设置在IC组件120的内连线结构124的最顶部分中的接合连接件1243以及重布线结构110的导电特征114的最顶层114t进行混合接合(hybrid bonding)。举例来说，接合连接件(1243及114t)的连接部的至少部分提供IC组件120与重布线结构110之间的垂直电连接。在一些实施例中，所述接合可在管芯到晶片级(die-to-wafer level)上执行。作为另外一种选择，所述接合可在晶片级(wafer level)上进行，其中重布线结构110与IC组件120呈晶片形式且接合在一起，然后经接合的结构被单体化成单独的封装。

参照图1C，在重布线结构110上形成绝缘层130，以至少在侧向上覆盖IC组件120。举例来说，在重布线结构110的最顶介电层112t上形成绝缘层130且绝缘层130沿IC组件120的侧壁120s延伸。绝缘层130可填充在相邻的IC组件120之间的间隙，并且相邻的IC组件120可通过绝缘层130在空间上彼此分隔开。在一些实施例中，绝缘层130可包含氧化硅、氮化硅和/或四乙氧基硅烷(tetraethoxysilane，TEOS)。在一些实施例中，可通过CVD、PECVD、ALD或类似工艺形成绝缘层130。在一些实施例中，绝缘层130可被称作“间隙填充氧化物(gapfill oxide)”。在一些其他实施例中，绝缘层130包含模制化合物、模制底部填充胶、树脂(例如环氧树脂)或类似物。可使用可为IC组件120提供一定程度的保护的其他适合的绝缘材料。

在一些实施例中，接下来可采用化学机械抛光(chemical mechanicalpolishing，CMP)步骤来对绝缘层130的顶表面130a进行平坦化。在一些实施例中，设置在半导体衬底122的背侧122b上的管芯贴合膜DAF至少在侧向上被绝缘层130覆盖。举例来说，绝缘层130的顶表面130a与管芯贴合膜DAF的顶表面Dt实质上齐平。在一些实施例中，可选地在IC组件120及绝缘层130之上形成接合层(如图4中所指的标号15)。在一些实施例中，接合层与绝缘层130的顶表面130a及管芯贴合膜DAF的顶表面Dt物理接触。作为另外一种选择，省略管芯贴合膜DAF，绝缘层130的顶表面130a可与半导体衬底122的背侧122b实质上齐平。

参照图1D及图1E，移除临时载体TC以显露出重布线结构110的最底介电层112b，然后与IC组件120相对地在重布线结构110上形成电连接部。举例来说，使用光刻及刻蚀技术或其他适合的移除工艺移除最底介电层112b的部分以形成开口112o。最底介电层112b的开口112o可以可触及的方式暴露出导电特征114的最底层114b的至少部分。接下来，可在最底介电层112b的开口112o中形成导电材料，并且在最底介电层112b的表面上将所述导电材料图案化，从而形成最底介电层112b的开口112o中的穿孔142及最底介电层112b的表面上的接触焊盘144。举例来说，将接触焊盘144及连接到接触焊盘144的穿孔142电连接到最底介电层112b。在一些实施例中，接触焊盘144包括用于进一步电连接的凸块下金属(under-bump metallurgy，UBM)图案。

在一些实施例中，可选地在最底介电层112b上形成钝化层146，以便为下伏的结构提供一定程度的保护。钝化层146可由例如氧化硅、氮化硅、低k介电质(例如掺杂碳的氧化物)、极低k介电质(例如掺杂多孔碳的二氧化硅)、这些材料的组合或其他适合的介电材料等一种或多种适合的介电材料制成。尽管可利用任何适合的工艺，然而可通过例如CVD等工艺形成钝化层146。举例来说，钝化层146包括以可触及的方式显露出接触焊盘144的至少部分的开口。

随后，在钝化层146的开口中形成多个导电端子150，并且所述多个导电端子150可与通过钝化层146暴露出的接触焊盘144物理接触及电接触。在一些实施例中，相应的导电端子150是上面形成有焊料顶盖(solder cap)154的金属柱152。在一些实施例中，导电端子150包括受控塌陷芯片连接(controlled collapse chip connection，C4)凸块和/或可包含例如焊料、锡或其他适合材料(例如银、无铅锡、铜等)等材料。可使用其他端子结构(例如球栅阵列(ball grid array，BGA)球、微凸块(micro-bump)和/或类似物)。至此，制作出半导体结构的IC部分10A。以上实例是仅出于例示目的而提供，其他实施例可在IC部分中利用更少的或附加的组件。

图2A到图2B示出根据一些实施例的IC部分的示意性翘曲轮廓，图3A到图3B示出根据一些实施例的IC部分的示意性轮廓图。出于例示目的，IC部分的翘曲轮廓在所有图式中可为示意性的及夸大的且IC部分的细节未被示出。参照图2A到图2B及图1E，作为制造工艺的结果，图1E中所示的IC部分10A可能发生翘曲。举例来说，材料之间的热膨胀系数(coefficients of thermal expansion，CTE)的不匹配、热量的施加、温度波动和/或类似情况会导致发生翘曲。应理解，结构的翘曲可能不利地影响形成在IC部分10A中的器件/电路的电性能且翘曲问题可能影响随后的处理和/或产品可靠性。

IC部分10A的弯曲(bowing)导致接合表面BS(例如与导电端子150相对的表面)位于弯曲面上。在一些实施例中，IC部分10A具有其中IC部分10A的接合表面BS如图2A中所示朝上弯曲的凹型翘曲(即笑脸轮廓)。在一些其他实施例中，IC部分10A具有其中IC部分10A的接合表面BS如图2B中所示朝下弯曲的凸型翘曲(即哭脸轮廓)。在一些实施例中，在高温(例如接合温度约摄氏250度)下，IC部分10A的接合表面BS中的高度差H1可为约80μm或小于80μm。在以上所述的实例中，IC部分的翘曲可为对称的。由于复杂的半导体处理，IC部分10A可能呈现更复杂的翘曲，而不是简单的凸型翘曲或简单的凹型翘曲。

参照图3A到图3B，在一些实施例中，IC部分10A的一些区域呈凸型翘曲，IC部分10A的一些其他区域呈现凹型翘曲，其中接合表面BS的部分可朝上弯曲，并且接合表面BS的另一部分可朝下弯曲。在一些实施例中，IC部分10A可能具有非对称翘曲。如图3A及图3B中分别所示，当IC部分10A处于室温(例如约摄氏25度)以及当IC部分10A暴露于高温(例如约摄氏250度或高于摄氏250度)时，各种因素可能导致翘曲。

在一些实施例中，在室温下，所遇到的翘曲情况是IC部分10A的隅角区如由箭头A1所示朝下弯折，而IC部分10A的中心区如由箭头A2所示朝上突起。翘曲方向可从中心区到隅角区变化。在一些实施例中，在高温条件下，IC部分10A可具有不规则的翘曲轮廓，如图7B中所示。所遇到的翘曲情况可为IC部分10A的隅角区如由箭头A2所示朝上弯折，而IC部分10A的中心区如由箭头A1所示朝下凹陷。

IC部分10A的弯曲面难以将导电端子150中的所有导电端子150接合到另一封装组件(未示出)的相应的接触焊盘，因为一些导电端子150将不会接触封装组件的相应接触焊盘。此可能导致导电端子150与封装组件的接触焊盘之间的冷焊(cold joint)且冷焊会导致有缺陷的半导体结构并降低半导体制造的良率。在一些实施例中，为减少和/或消除IC部分10A的翘曲，将翘曲控制部分接合到IC部分10A以用于翘曲管理。在下文中将论述其细节。

图4A到图4B示出根据一些实施例的翘曲控制部分在各种制作阶段的示意性剖视图。参照图4A，在衬底210之上形成第一介电层220。举例来说，衬底210是硅衬底。在一些实施例中，衬底210可包含另一种元素半导体，例如锗；化合物半导体，包括碳化硅、镓砷、磷化镓、磷化铟、砷化铟和/或锑化铟；合金半导体，包括SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP和/或GaInAsP；或者其组合。可使用例如多层式衬底(multi-layered substrate)或梯度衬底(gradient substrate)等其他衬底。在一些实施例中，衬底210由玻璃、陶瓷、金属或具有一定程度的刚性的其他适合的材料制成。

在一些实施例中，第一介电层220为氧化物层。在一些实施例中，第一介电层220可由例如氧化硅、未掺杂的硅酸盐玻璃、氮氧化硅及类似物等非有机材料形成。也可使用其他适合的介电材料(例如聚酰亚胺(polyimide)、聚苯并恶唑(polybenzoxazole，PBO)、苯并环丁烯(benzocyclobutene，BCB)、这些材料的组合或类似物)。举例来说，衬底210与第一介电层220之间的界面可为硅到硅、硅到氧化物、氧化物到氧化物或任何其他共价接合机制。可改变衬底210的厚度210t及第一介电层220的厚度220t，以控制翘曲控制部分的翘曲程度，稍后将在其他实施例中阐释。

参照图4B，在第一介电层220上形成第二介电层222及嵌入在第二介电层222中的金属图案224A。在一些实施例中，通过例如旋转涂布、CVD、PECVD、叠层(lamination)或其他适合的沉积工艺等适合的制作技术形成介电材料，然后使用光刻和/或刻蚀、激光钻孔或其他适合的移除工艺移除介电材料的部分以形成具有开口的第二介电层222。第二介电层222可被称作图案化介电层。

第一介电层220及第二介电层222可由例如氧化硅、氮化硅、低k介电质(例如掺杂碳的氧化物)、极低k介电质(例如掺杂多孔碳的二氧化硅)、这些材料的组合等一种或多种适合的介电材料制成。在其他实施例中，第一介电层220和/或第二介电层222可由例如聚酰亚胺、聚苯并恶唑(PBO)、苯并环丁烯(BCB)、这些材料的组合或类似物等聚合物制成。在一些实施例中，第一介电层220与第二介电层222二者均为氧化物，第一介电层220与第二介电层222之间夹置有刻蚀终止层(etch stop layer)(未示出)。

接下来，可在第二介电层222的开口中形成金属图案224A。举例来说，在第二介电层222上共形地形成晶种层且使用镀覆或其他适合的工艺将导电材料(例如铜、铜合金、铝、铝合金或其组合)填充在开口中。可执行平坦化工艺(例如CMP、机械研磨等)，而使第二介电层222的顶表面与金属图案224A的顶表面实质上齐平。在一些实施例中，可重复地形成附加的第二介电层222及附加的金属图案224A，以控制翘曲控制部分的翘曲程度，如稍后将结合图9A到图10阐述。金属图案224A可包括倾斜的侧壁或垂直的侧壁，此取决于工艺要求。金属图案224A的具体配置是基于欲接合的IC部分的翘曲特性，稍后将在其他实施例中阐述关于金属图案224A的配置的细节。

在一些实施例中，可选地在第二介电层222及金属图案224A上形成接合层(如图5中所标示的15)。举例来说，如果在制作IC部分10A期间形成接合层，则可不在第二介电层222及金属图案224A上形成接合层。如果在IC部分10A中不存在接合层，则对第二介电层222及金属图案224A执行接合层的形成工艺。在一些实施例中，在IC部分10A与翘曲控制部分20A二者中均形成接合层。至此，制作出半导体结构的翘曲控制部分20A。

图5示出根据一些实施例的包括IC部分及翘曲控制部分的半导体结构的示意性剖视图。参照图5，提供包括彼此堆叠的IC部分10A与翘曲控制部分20A的半导体结构S1。举例来说，IC部分10A与翘曲控制部分20A通过例如热接合工艺、胶合工艺、压力接合工艺、其组合或其他类型的接合工艺接合在一起。在一些实施例中，IC部分10A与翘曲控制部分20A通过夹置在其间的接合层15接合在一起。举例来说，接合层15是氧化物系介电层，以用于在随后的工艺中形成与另一部分之间的氧化物到氧化物的接合(氧化物熔融接合)。可在接合工艺之后执行退火工艺(anneal process)，以增加IC部分10A与翘曲控制部分20A之间的接合强度。在其他实施例中，接合层15是用于物理连接的粘合层或胶层。举例来说，接合层15包括可由环氧树脂(epoxy resin)、酚醛树脂(phenol resin)、丙烯酸橡胶(acrylicrubber)、硅石填料(silica filler)、其组合或类似物制成的管芯贴合膜。

在一些实施例中，接合层15的底表面15b与翘曲控制部分20A的第二介电层222及金属图案224A物理接触。翘曲控制部分20A的金属图案224A可通过介电材料电隔离。举例来说，金属图案224A的侧壁被第二介电层222覆盖，金属图案224A的底表面被第一介电层220覆盖，并且金属图案224A的顶表面被接合层15覆盖。翘曲控制部分20A的金属图案224A可在半导体结构S1中电性浮置。金属图案224A可被称作虚设图案或虚设导电特征。在一些实施例中，接合层15的顶表面15a连接到IC部分10A。举例来说，绝缘层130及和绝缘层130实质上齐平的管芯贴合膜DAF与接合层15的顶表面15a物理接触。在其中省略管芯贴合膜DAF的一些实施例中，接合层15的顶表面15a与绝缘层130以及IC组件120的半导体衬底122物理接触。

在一些实施例中，IC部分10A与翘曲控制部分20A的接合可在晶片级进行，在接合步骤之后，所得的结构被单体化以形成各别的半导体结构S1。举例来说，单体化涉及切穿例如钝化层146、重布线结构110、绝缘层130、接合层15、第二介电层222、第一介电层220及衬底210等连续的层。因此，在单体化之后，这些连续的层的侧壁可彼此实质上齐平。

在一些实施例中，翘曲控制部分20A的功能中的一者是控制IC部分10A的翘曲。如上所述，IC部分10A可能由于几个因素(例如CTE不匹配、热应力过大、温度波动和/或类似因素)而经历翘曲。如所知，IC部分的翘曲可能不利地影响电性能。另外，IC部分的低平面性(或严重翘曲)可能对经封装的IC组件造成应力且干扰单体化工艺。通过将翘曲控制部分20A贴合到IC部分10A，可解决IC部分10A的翘曲问题。举例来说，接合到IC部分10A的翘曲控制部分20A具有固有应力(inherent stress)，所述固有应力可使IC部分10A朝着与现有的翘曲方向相反的方向翘曲，因此补偿现有的翘曲。在一些实施例中，在被锯切成各别的半导体结构S1之前，翘曲的IC部分10A要通过接合到翘曲控制部分20A来实现平整，以使得能够实现恰当的锯切及良好的封装平面性(planarity)。

图6示出根据一些实施例的图5中的翘曲控制部分的示意性俯视图。参照图5及图6，金属图案224A可包括形成在第二介电层222的开口中的多个第一特征2241。举例来说，第一特征2241排列成阵列。在一些实施例中，第一特征2241排列成线性阵列。作为另外一种选择，第一特征2241例如以非线性方式、曲线方式、几何顺序方式或其他均匀分布方式进行排列。在其他实施例中，第一特征2241例如以均匀分布方式、以随机方式或以另外一种不规则分布方式进行排列。

尽管在俯视图中所示的第一特征2241在形状上均为矩形的，然而应理解，在其他实施例中，第一特征2241可具有例如圆形、椭圆形、三角形、正方形、十字形、多边形、这些形状的组合等任何形状。在一些实施例中，第一特征2241包括虚设金属通孔、虚设金属线和/或虚设金属焊盘。相应的第一特征2241可在空间上彼此分开。举例来说，第一特征2241不进行电连接且可彼此隔离。在一些实施例中，为特定线宽W的金属线在其间具有一定量的线距S。第一特征2241可被设计成具有分布式的线及线距，以符合设计规则及提供所预期的翘曲效果及程度。在一些实施例中，相应的第一特征2241的线宽W为约15μm或可小于15μm。举例来说，线宽W在约0.3μm到约15μm范围内。在一些实施例中，相邻的第一特征2241的线距S为至少0.3μm或大于0.3μm。

在一些实施例中，第一特征2241是根据设计规则形成，其中改变金属线之间的线距S以实现预期的全局图案密度(global pattern density)。举例来说，全局图案密度的范围介于约10％到约80％。在一些实施例中，第一特征2241布局在其中局部图案密度在约10％到约90％范围内的工艺窗口中。在一些实施例中，工艺窗口之间的密度差实质上等于或小于40％，其中相应的工艺窗口可具有为250μm×250μm的长度及宽度。应理解，本文所述的尺寸仅为实例，如果使用不同的形成技术或如果模拟结果显示不同的尺寸是优选的，则可改变本文中所陈述的尺寸。

第一特征2241的形成可通过将局部应力重布到翘曲控制部分20A的特定区来增加或减少应力。举例来说，第一特征2241位于被选择来更有效地控制IC部分10A的翘曲的区域中。在一些实施例中，翘曲控制部分20A包括第一区R1及环绕第一区R1的第二区R2。第一特征2241可分布在第一区R1内，第一区R1可对应于IC部分10A中的IC组件120的区域。举例来说，各个IC组件120的正投影区域可与对应的第一区R1实质上交叠。在其他实施例中，IC组件120的正投影区域与第一区R1部分地交叠。作为另外一种选择，IC组件120的正投影区域与第一区R1完全错开。第一区R1的分布区域可基于翘曲轮廓来确定，以抵消或补偿IC部分10A的非预期的翘曲。稍后将在其他实施例中阐述关于翘曲控制的细节。

在一些实施例中，金属图案224A包括设置在第二区R2内的至少一个第二特征2242。举例来说，第二区R2在俯视图中是翘曲控制部分20A的边界区。举例来说，第一特征2241被限制在对应于IC组件120的第一区R1中，第二区R2中的第二特征2242位于翘曲控制部分20A的周边处。第一特征2241及第二特征2242在半导体结构S1中可不具有电功能且可不电连接到上覆的IC部分10A。在一些实施例中，第二特征2242由与第一特征2241的导电材料相同的导电材料形成，第二特征2242可与形成第一特征2241实质上同时地形成。在一些实施例中，在第二区R2中以对角线排列方式设置有多个第二特征2242。可使用其他排列方式来形成第二特征2242。

在一些实施例中，第二特征2242可作为对准标记，以使第二特征2242可被称作对准特征。第二特征2242可形成到在切割道(未示出)内部的翘曲控制部分20A上的空白区域中，以使第二特征2242在单体化之后保留在翘曲控制部分20A中。在一些实施例中，第二特征2242可形成在与切割道(未示出)交叠的边缘区域中，以使第二特征2242在单体化之后被切穿并部分地保留在翘曲控制部分20A中。在其他实施例中，第二特征2242可形成在切割道(未示出)之外的区域中，以使得第二特征2242在单体化之后被移除。用作对准标记的第二特征2242可为几何形状(例如三角形、矩形、正方形、十字形、圆形、椭圆形、多边形)或任何适合的形状。所示的第二特征2242不旨在进行限制，此是因为第二特征2242可具有任何数目、形状或大小。应理解，图5到图6中所示的金属图案224A仅为实例且不应限制本公开的范围。

图7A到图7B示出根据一些实施例的半导体结构的装配的示意图。应注意，图7A到图7B中所示的翘曲程度被夸大了且出于例示目的，省略IC部分的细节。参照图7A，半导体结构S1包括IC部分10A及翘曲控制部分20A。在一些实施例中，IC部分10A呈现凹型翘曲(即笑脸轮廓)且可制作具有预先决定的凸型翘曲(即哭脸轮廓)的翘曲控制部分20A以抵消导致IC部分10A的凹型翘曲的内应力，从而减少制造缺陷。

在一些实施例中，在进行接合之前先决定IC部分10A的翘曲特性。举例来说，通过模拟或实验来估算IC部分10A的接合表面BS中的高度差H1(示出在图2A到图2B中)。在一些实施例中，基于IC部分10A的设计来执行翘曲模拟，以产生翘曲轮廓(warpage profile)的轮廓图(contour diagram)。通过分析IC部分10A的翘曲，可估算翘曲控制部分20A的配置。举例来说，翘曲控制部分20A的金属图案的图案密度、线宽及线距可取决于所要补偿的翘曲程度。在一些实施例中，可通过在衬底210上形成介电材料(例如图3B中所示的第一介电层220和/或第二介电层222)来实现翘曲控制部分20A的翘曲，其中介电材料具有固有应力，此会提供预期的翘曲效果及程度。在一些实施例中，可基于IC部分10A的翘曲特性决定衬底210的厚度，以允许对IC部分10A的翘曲控制进行微调。

参照图7B，半导体结构S1包括IC部分10A及翘曲控制部分20A。在一些实施例中，IC部分10A呈现凸型翘曲(即哭脸轮廓)且翘曲控制部分20A可具有凹型翘曲(即笑脸轮廓)，以使IC部分10A与翘曲控制部分20A的接合可实现半导体结构的平整度的要求。如上所述，翘曲控制部分20A的配置可基于翘曲轮廓而变化。在一些实施例中，使用IC部分10A的模拟翘曲特性来决定用于接合IC部分10A的翘曲控制部分20A的预期的翘曲程度。

举例来说，填充第二介电层的开口的金属图案可具有诱发凹型翘曲的效果。翘曲控制部分20A的金属图案的更大图案密度可导致更大的翘曲补偿效果。图案密度可被视为在俯视图中占用翘曲控制部分的区的第一特征的密度。图案密度可为由第一特征在第一区中占用的面积相对于翘曲控制部分的总面积的比率。可选择形成在衬底210上的介电材料(例如图3B中所示的第一介电层220和/或第二介电层222)来引起翘曲控制部分20A的凹型翘曲或凸型翘曲。在一些实施例中，选择翘曲控制部分20A的介电材料以减轻由翘曲控制部分20A的金属图案224A提供的弯折力。在一些实施例中，具有较厚介电材料的翘曲控制部分20A易于因由这些介电材料施加的应力而翘曲。在一些实施例中，改变衬底210的厚度以控制翘曲控制部分20A的翘曲。举例来说，使用较厚的衬底210来减小翘曲控制部分20A的凹度(concavity)。

在上述的实例中，IC部分10A的翘曲可为对称的，翘曲控制部分20A也可为对称的。在一些实施例中，由于复杂的半导体处理，IC部分10A呈现更复杂的翘曲轮廓。在此种实施例中，可对翘曲的IC部分10A进行模拟及分析。可基于模拟结果(例如图3A到图3B中所示的三维轮廓图)来定制翘曲补偿，以形成具有与翘曲的IC部分对应的特定配置的翘曲控制部分20A。因此，IC部分10A的翘曲由翘曲控制部分20A所预先规划的内应力进行补偿，从而防止半导体结构S1整体的翘曲。

图8示出根据一些实施例的包括IC部分及翘曲控制部分的半导体结构的示意性剖视图，图9A到图9B示出根据一些实施例的具有不同配置的图8中的翘曲控制部分的示意性俯视图。在本公开的所有各种图式及例示性实施例中，相同的参考编号用于表示相同的组件。

参照图8，半导体结构S2包括IC部分10B及贴合到IC部分10B的翘曲控制部分20B。半导体结构S2可相似于图5中所阐述的半导体结构S1。半导体结构S1与半导体结构S2之间的不同之处包括半导体结构S2中设置有单个IC组件120且重布线结构110’的导电特征114’的最顶层114t’被对应地修改。同样，IC组件120的数目在本公开中不受限制且实例仅用于例示性目的。

除金属图案224B的配置被修改以外，翘曲控制部分20B可相似于图5中所阐述的半导体结构S1的翘曲控制部分20A。举例来说，参照图8及图9A，翘曲控制部分20B包括第一区R1、位于第一区R1的相对两侧处的第三区R3与第四区R4以及环绕第一区R1、第三区R3及第四区R4的第二区R2。第一特征2241可分布在与IC部分10B中的IC组件120的区对应的第一区R1内。

金属图案224B可进一步包括分布在第三区R3内的多个第三特征2243及分布在第四区R4内的多个第四特征2244。第三特征2243及第四特征2244可通过基于规则的工序产生。在一些实施例中，第一区R1中的第一特征2241的图案密度比第三区R3中的第三特征2243的图案密度稀疏。在一些实施例中，第一区R1中的第一特征2241的图案密度也比第四区R4中的第四特征2244的图案密度稀疏。在一些实施例中，第三特征2243与第四特征2244的图案密度实质上相同。作为另外一种选择，第三区R3中的第三特征2243的图案密度可比第四区R4中的第四特征2244的图案密度稠密或稀疏。

相对于图8来参照图9B，提供翘曲控制部分20C的另一种配置。举例来说，第一区R1中的第一特征2241的图案密度比第三区R3中的第三特征2243的图案密度稠密。在一些实施例中，第一区R1中的第一特征2241的图案密度也比第四区R4中的第四特征2244的图案密度稠密。在一些实施例中，第三特征2243与第四特征2244的图案密度实质上相同。作为另外一种选择，第三区R3中的第三特征2243的图案密度可比第四区R4中的第四特征2244的图案密度稠密或稀疏。在其他实施例中，第一区R1中的第一特征2241的图案密度在第三特征2243的图案密度与第四特征2244的图案密度之间。举例来说，第一区R1中的第一特征2241的图案密度比第三区R3中的第三特征2243的图案密度稠密，但比第四区R4中的第四特征2244的图案密度稀疏。作为另外一种选择，第一区R1中的第一特征2241的图案密度可比第三区R3中的第三特征2243的图案密度稀疏，但比第四区R4中的第四特征2244的图案密度稠密。

第二特征2242可分布在第二区R2内，在俯视图中，第二区R2可为翘曲控制部分20B的边界区。在一些实施例中，第二特征2242’作为对准标记且可设置在第四区R4及第三区R3旁边。举例来说，在俯视图中，第二特征2242’设置在翘曲控制部分20C的周边的中间处。尽管所示的第二特征2242’是十字形标记，然而应理解，其他实施例中的第二特征可具有任何形状且不应限制本公开的范围。应理解，本文中所示的金属图案(224B、224C)的特性(例如密度、尺寸、形状、排列等)仅为实例且如果要接合其他类型的IC部分，则所述特性可有所改变。

图10及图11示出根据一些实施例的半导体结构的变型的示意性剖视图。在本公开的所有各种图式及例示性实施例中，相同的参考编号用于表示相同的组件。参照图10，半导体结构S3包括IC部分10A及贴合到IC部分10A的翘曲控制部分20D。除半导体结构S3的翘曲控制部分20D包括多个彼此堆叠的金属图案以外，半导体结构S3可相似于图5中所阐述的半导体结构S1。举例来说，在如图4B中所述在第二介电层222中形成金属图案224A之后，随后在介电层222及金属图案224A之上形成附加介电层226及附加金属图案228。附加介电层226及附加金属图案228的形成工艺可相似于第二介电层222及金属图案224A的形成工艺，因此为简洁起见，不再予以赘述。举例来说，随着在衬底210之上形成的介电层及金属图案的数目增加，由这些层提供的弯折力导致翘曲控制部分20D的显着翘曲。附加介电层226及附加金属图案228的数目取决于翘曲控制部分20D及所要接合的IC部分10A的设计。

在一些实施例中，附加金属图案228的图案分布可不同于下伏的金属图案224A的图案分布。在一些其他实施例中，附加金属图案228具有与下伏的金属图案224A的图案分布相似或相同的图案分布。可使用各种金属图案的图案分布类型的任何组合。附加金属图案228可与或可不与下伏的金属图案224A物理接触。在一些实施例中，附加金属图案228与下伏的金属图案224A彼此错开。举例来说，金属图案224A与附加金属图案228彼此电隔离。可调整附加介电层226的厚度，以施加适当的抵消应力。在一些实施例中，如结合图8、图9A及图9B所述，金属图案224A被金属图案224B或224C替代。在一些实施例中，如结合图8所示，IC部分10A被IC部分10B替代。应理解，IC部分可用其他类型的器件(例如集成电路上系统(system on integrated circuit，SoIC)器件、系统芯片(system on a chip，SoC)、封装结构或类似物)替代。

参照图11，半导体结构S4包括IC部分10A及贴合到IC部分10A的翘曲控制部分20E。除翘曲控制部分20E的配置以外，半导体结构S4可相似于图5中所阐述的半导体结构S3。举例来说，翘曲控制部分20E包括第一层级T1及接合到第一层级T1的第二层级T2。第一层级T1的配置可相似于图4B中所阐述的翘曲控制部分20A的配置。第二层级T2可与IC部分10A相对地接合到第一层级T1。第一层级T1与第二层级T2的接合可包括粘合接合、通过氧化物到氧化物接合进行的熔融接合、通过例如苯并环丁烯(BCB)等胶合介质进行的接合及类似接合方式。在一些实施例中，第二层级T2通过接合层16接合到第一层级T1的衬底210。接合层16的材料可相似于接合层15的材料，为简洁起见，不再予以赘述。

第二层级T2可包括衬底310、形成在衬底310上的第一介电层320、形成在第一介电层320上的第二介电层322、嵌入在第二介电层322中的第一金属图案324、形成在第二介电层322上的第三介电层326以及嵌入在第三介电层326中的第二金属图案328。衬底310可相似于衬底210。在一些实施例中，第一层级T1的衬底210与第二层级T2的衬底310是由不同的材料构成。在一些实施例中，衬底210与衬底310可具有不同的厚度。衬底210可比衬底310厚或薄，衬底的厚度可取决于所要补偿的翘曲。介电层(例如320、322及326)的堆叠以及接合层16可夹置在第一层级T1的衬底210与第二层级T2的衬底310之间。介电层(例如320、322及326)的堆叠以及接合层16的材料及厚度可基于翘曲设计要求而改变。第一金属图案324可相似于金属图案(224A、224B或224C)。第二金属图案328可相似于附加金属图案228。在一些实施例中，第二层级T2的配置可相似于图10中所阐述的翘曲控制部分20D的配置。可使用其他配置，只要翘曲控制部分20E施加适当的抵消应力即可。

图12示出根据一些实施例的半导体结构的应用的示意性剖视图。参照图12，提供包括第一组件C1及设置在第一组件C1之上的第二组件C2的组件装配件SC。第一组件C1可为或可包括中介层(interposer)、封装衬底、印刷电路板(printed circuit board，PCB)、印刷配线板(printed wiring board)和/或能够承载集成电路的其他载体。第二组件C2可为或可包括半导体结构S5。

举例来说，半导体结构S5包括IC部分10C及贴合到IC部分10C的翘曲控制部分20A。在一些实施例中，IC部分10C包括载体管芯L1及堆叠在载体管芯L1上且电连接到载体管芯L1的管芯堆叠L2。在一些实施例中，载体管芯L1可被配置成执行读取、编程、擦除和/或其他操作，管芯堆叠L2可为包括彼此堆叠且由载体管芯L1编程的存储器管芯的存储器堆叠。举例来说，载体管芯可为或可包括系统芯片(SoC)、中央处理器(central processing unit，CPU)、图形处理单元(graphics processing unit，GPU)或其他类型的IC组件。管芯堆叠L2可包括动态随机存取存储器(dynamic random access memory，DRAM)管芯、静态随机存取存储器(static random access memory，SRAM)管芯、同步动态随机存取存储器(synchronous dynamic random access memory，SDRAM)管芯、NAND闪存管芯(NAND flashdie)或其他类型的IC组件。

在一些实施例中，载体管芯L1包括上面形成有半导体器件的半导体衬底410、设置在半导体衬底410的前侧410a之上以电连接到半导体器件的重布线结构420、穿透过半导体衬底410以电连接到重布线结构420的多个衬底穿孔(through substrate via，TSV)430、设置在半导体衬底410的背侧410b上的接合介电层442以及嵌入在接合介电层442中且电连接到TSV 430的多个接合焊盘440。导电端子150与半导体衬底410相对地形成在重布线结构420上。

管芯堆叠L2包括彼此堆叠的多个层级(例如M1到M4)，其中每一层级可包括被绝缘层130在侧向上覆盖的IC组件(例如520、620)。上覆层级中的IC组件与下伏层级中的IC组件物理接触及电接触。最顶层级M4处的IC组件620通过接合层15贴合到翘曲控制部分20A。IC组件620可相似于IC组件120。除IC组件520包括衬底穿孔(TSV)522以外，最底IC组件520可相似于最顶层级M4处的IC组件620。举例来说，IC组件520的相应TSV 522穿透过半导体衬底122以与内连线结构124物理接触及电接触。在一些实施例中，接合介电层442夹置在相邻层级(例如M1与M2、M2与M3、或M3与M4)之间。多个接合焊盘440可嵌入在接合介电层442中的每一者中以物理连接到及电连接到下伏层级处的IC组件520的TSV 522且还连接到上覆层级处的内连线结构124的接合连接件1243。应理解，四层级式堆叠(four-tier stack)是出于例示目的而提供，其他实施例可在管芯堆叠中利用更少的或附加的层级。

应注意，IC部分10C及翘曲控制部分20A可用以上论述的任何IC部分及翘曲控制部分替代。安装在第一组件C1上的第二组件C2可相似于以上所述的半导体结构(例如S1、S2、S3、S4)。举例来说，以上所述的一个或多个半导体结构可通过多个端子CT电耦合到第一组件C1。端子CT可为导电端子150。在处理的情形中，温度升高，而使端子CT变形且接合到第一组件C1的接触焊盘(未示出)。通过使用翘曲控制部分，经接合的封装组件(C1与C2)可不发生翘曲。在一些实施例中，在第一组件C1与第二组件C2的间隙之间形成有底部填充层UF，以至少在侧向上覆盖端子CT。作为另外一种选择，省略底部填充层UF。

在一些其他实施例中，安装在第一组件C1上的第二组件C2可为包括封装在其中的至少一个半导体结构(例如S1到S5)的集成扇出型(integrated fan-out，InFO)封装。举例来说，第二组件C2包括并排设置且由封装包封体(未示出；例如模制化合物)环绕的多个半导体结构(例如半导体结构S1到S5的任何组合)。可使用其他封装技术来形成组件装配件SC，这些技术在本公开中不受限制。举例来说，使用晶片级封装(wafer level packaging，WLP)、衬底上晶片上芯片(chip-on-wafer-on-substrate，CoWoS)工艺、衬底上芯片上芯片(chip-on-chip-on-substrate，CoCoS)工艺等来形成组件装配件SC。组件装配件SC可为例如计算机(例如高性能计算机)、接合人工智能系统使用的计算器件、无线通信器件、计算机相关周边器件、娱乐器件等电子系统的一部分。应注意，其他电子应用也是可能的。

根据一些实施例，一种半导体结构包括：集成电路(IC)组件、在侧向上包封IC组件的侧壁的绝缘层、设置在绝缘层及IC组件上的重布线结构、以及与重布线结构相对地耦合到IC组件的背侧的翘曲控制部分。重布线结构电连接到IC组件。翘曲控制部分包括衬底、设置在衬底与IC组件之间的图案化介电层、以及嵌入在图案化介电层中且与IC组件电隔离的金属图案。

在一些实施例中，半导体结构进一步包括接合层，接合层将所述翘曲控制部分耦合到所述集成电路组件及所述绝缘层。在一些实施例中，所述翘曲控制部分进一步包括氧化物层，氧化物层夹置于所述衬底与所述图案化介电层之间。在一些实施例中，所述翘曲控制部分的所述金属图案位于在所述集成电路组件的区之下的分布区内，所述翘曲控制部分的所述金属图案包括设置在环绕所述分布区的边界区中的对准特征。在一些实施例中，所述集成电路组件的接合连接件接合到所述重布线结构的接合连接件，所述集成电路组件的在侧向上覆盖所述集成电路组件的所述接合连接件的接合介电层接合到所述重布线结构的在侧向上覆盖所述重布线结构的所述接合连接件的接合介电层。在一些实施例中，所述翘曲控制部分的所述金属图案包括多个第一特征及多个第二特征，所述多个第一特征分布在位于所述集成电路组件的区之下的第一区内，所述多个第二特征分布在位于所述绝缘层的区之下的第二区内，其中所述多个第一特征的图案分布密度比所述多个第二特征稀疏。在一些实施例中，所述翘曲控制部分的所述金属图案包括多个第一特征及多个第二特征，所述多个第一特征分布在位于所述集成电路组件的区之下的第一区内，所述多个第二特征分布在位于所述绝缘层的区之下的第二区内，其中所述多个第一特征的图案分布密度比所述多个第二特征稠密。在一些实施例中，所述翘曲控制部分进一步包括附加衬底、附加图案化介电层、附加金属图案及接合层，附加图案化介电层设置在所述衬底与所述附加衬底之间，附加金属图案嵌入在所述附加图案化介电层中，接合层将所述附加图案化介电层及所述附加金属图案耦合到所述衬底。

根据一些替代性实施例，一种半导体结构包括集成电路(IC)部分及贴合到IC部分的翘曲控制部分。IC部分包括嵌入在绝缘层中的IC组件、以及设置在IC组件及绝缘层上的重布线结构，其中IC组件的接合连接件接合到重布线结构的接合连接件，IC组件的接合连接件在IC组件与重布线结构的接合界面处的接触面积实质上等于重布线结构的接合连接件的表面积。翘曲控制部分包括第一衬底及嵌入在第一介电层中的第一金属图案。第一金属图案夹置在第一衬底与IC部分之间。

在一些实施例中，半导体结构进一步包括接合层，接合层夹置在所述翘曲控制部分与所述集成电路部分之间。在一些实施例中，所述第一金属图案与所述第一介电层实质上齐平。在一些实施例中，所述第一金属图案在所述翘曲控制部分中电性浮置。在一些实施例中，所述翘曲控制部分的所述第一金属图案位于与所述集成电路组件的正投影区域交叠的分布区内，所述翘曲控制部分的所述第一金属图案被电隔离。在一些实施例中，所述翘曲控制部分的所述第一金属图案包括第一特征及第二特征，其中所述第一特征分布在与所述集成电路组件的正投影区域交叠的分布区内，所述第二特征分布在所述分布区之外且具有比所述第一特征的图案分布密度稠密的图案分布密度。在一些实施例中，所述翘曲控制部分的所述第一金属图案包括第一特征及第二特征，其中所述第一特征分布在与所述集成电路组件的正投影区域交叠的分布区内，所述第二特征分布在所述分布区之外且具有比所述第一特征的图案分布密度稀疏的图案分布密度。在一些实施例中，所述翘曲控制部分进一步包括第二衬底、第二金属图案及接合层，第二金属图案嵌入在第二介电层中且夹置在所述第一衬底与所述第二衬底之间，接合层将所述第二介电层及所述第二金属图案耦合到所述第一衬底。

根据一些替代性实施例，一种半导体结构的制造方法包括至少以下步骤。形成集成电路(IC)部分，且形成IC部分包括分析IC部分的翘曲特性。基于IC部分的翘曲特性形成翘曲控制部分，形成IC部分包括在衬底之上、图案化介电层的开口中形成金属图案。通过将IC部分接合到翘曲控制部分来使IC部分平整。

在一些实施例中，形成所述金属图案包括在第一区中形成多个第一特征，在除所述第一区以外的第二区中形成多个第二特征，其中所述第一区位于所述集成电路部分的管芯之下，所述第一区中的所述多个第一特征的图案密度比所述第二区中的所述多个第二特征的图案密度稀疏。在一些实施例中，形成所述金属图案包括在第一区中形成多个第一特征，在除所述第一区以外的第二区中形成多个第二特征，其中所述第一区位于所述集成电路部分的管芯之下，所述第一区中的所述多个第一特征的图案密度比所述第二区中的所述多个第二特征的图案密度稠密。在一些实施例中，形成所述集成电路部分包括将管芯接合到重布线结构，其中所述管芯的接合连接件中的每一者接合到所述重布线结构的接合连接件中的一者以及在所述重布线结构上形成绝缘层以覆盖所述管芯。

以上概述了若干实施例的特征，以使所属领域中的技术人员可更好地理解本公开的各个方面。所属领域中的技术人员应理解，他们可容易地使用本公开作为设计或修改其他工艺及结构的基础来施行与本文中所介绍的实施例相同的目的和/或实现与本文中所介绍的实施例相同的优点。所属领域中的技术人员还应认识到，此种等效构造并不背离本公开的精神及范围，而且他们可在不背离本公开的精神及范围的条件下在本文中作出各种改变、代替及变更。

[符号的说明]

10A、10B、10C：IC部分

15、16：接合层

15a、130a、Dt：顶表面

15b：底表面

20A、20B、20C、20D、20E：翘曲控制部分

110、420：重布线结构

112：介电层

112b：最底介电层

112m：中间介电层

112o：开口

112t：最顶介电层

114：导电特征

114b：最底层

114m：中间层

114t：最顶层/接合连接件

114t’：最顶层

120、620：集成电路(IC)组件

120s：侧壁

122、410：半导体衬底

122a、410a：前侧

122b、410b：背侧

123：半导体器件

124：内连线结构

130：绝缘层

142：穿孔

144：接触焊盘

146：钝化层

150：导电端子

152：金属柱

154：焊料顶盖

210：衬底

210t：厚度

220：第一介电层

220t：厚度

222、322：介电层/第二介电层

224A、224B、224C：金属图案

226：附加介电层

228：附加金属图案

310：衬底

320：介电层/第一介电层

324：第一金属图案

326：介电层/第三介电层

328：第二金属图案

430、522：衬底穿孔(TSV)

440：接合焊盘

442：接合介电层

520：IC组件

1241：介电层

1242：内连电路

1243：接合连接件

2241：第一特征

2242、2242’：第二特征

2243：第三特征

2244：第四特征

A1、A2：箭头

BS：接合表面

C1：第一组件

C2：第二组件

CT：端子

DAF：管芯贴合膜

H1：高度差

IF：接合界面

L1：载体管芯

L2：管芯堆叠

M1、M2、M3、M4：层级

R1：第一区

R2：第二区

R3：第三区

R4：第四区

S：线距

S1、S2、S3、S4、S5：半导体结构

SC：组件装配件

T1：第一层级

T2：第二层级

TC：临时载体

UF：底部填充层

W：线宽