具体实施方式

以下，参照附图说明实施方式的半导体装置。

在以下的说明中，对具有相同或类似的功能的结构赋予相同的标号。并且，有时将这些结构的重复的说明省略。附图是示意性或概念性的图，各部分的厚度与宽度的关系、部分间的大小的比率等并不一定与现实相同。

在本说明书中所述的“连接”，并不限定于在物理上连接的情况，也包括电连接的情况。即所述的“连接”并不限定于2个部件直接接触的情况，也包括在2个部件之间夹着别的部件的情况。另一方面，所述的“接触”是指直接接触。在本说明书中所述的“重叠”及“面向”，并不限定于2个部件直接相向，也包括在2个部件之间存在别的部件的情况。此外，所述的“重叠”及“面向”，也包括2个部件的各自一部分彼此重叠或面向的情况等。此外所述的“厚度”，是为了方便的表述，也可以改称作“尺寸”。进而，所述的“相向”，是指2个部件的至少一部分重合。即，所述的“相向”，并不限定于2个部件遍及整体重合，也包括2个部件的一部分相互错开而重合的情况。

此外，先对X方向、Y方向、Z方向进行定义。X方向是与后述的第1模块10及第2模块11的表面大致平行的方向中的一侧(参照图1)。Y方向(第2方向)是与第1模块10及第2模块11的表面大致平行的方向中的与X方向相交(例如大致正交)的方向。Z方向是与第1模块10及第2模块11的表面大致正交的方向，是与X方向及Y方向相交(例如大致正交)的方向。+Z方向(第1方向)是从第2模块11朝向第1模块10的方向(参照图1)。－Z方向是与+Z方向相反的方向。在不将+Z方向与－Z方向进行区别的情况下，简单称作“Z方向”。在本说明书中，有时将“+Z方向”称作“上”、将“－Z方向”称作“下”。但是，这些表现是为了方便的表现，不规定重力方向。

图1是表示实施方式的半导体装置1的放大剖面图。如图1所示，半导体装置1例如是存储装置。半导体装置1由第1模块10及第2模块11在Z方向上层叠而构成。

第1模块10例如是CMOS(Complementary MOS，互补金属氧化物半导体)模块。第1模块10构成1个以上的CMOS电路。具体而言，第1模块10具备第1绝缘膜20、第1配线层(第1信号层)21和第1连接层22。

第1绝缘膜20例如由硅氧化物(SiO)等形成。第1绝缘膜20可以构成第1模块10的第1晶片的一部分。在本实施方式中，所述的第1晶片，只要是设有第1配线层21的部件就可以，并不限于第1模块10的基体自身，也可以是除了基体以外还包括层叠有CMOS电路的部件的层叠体。此外，第1晶片既可以包括也可以不包括基体。

第1配线层21例如在X方向、Y方向上隔开间隔设有多个。第1配线层21由第1绝缘膜24划分。

第1连接层22具备第1基底层40、第1层间绝缘层(第1绝缘层、绝缘层)41、第1绝缘层(第3层)42和第1焊盘部43。第1基底层40设于第1模块10的上方(+Z方向，第1方向的一侧)。第1基底层40例如通过氮添加碳化硅(SiCN)等形成。

第1层间绝缘层41设于第1基底层40上。第1层间绝缘层41的厚度(Z方向的厚度)比第1基底层40厚。在本实施方式中，第1层间绝缘层41例如由硅氧化物(SiO)等形成。

在第1连接层22形成有将第1连接层22在Z方向上贯通的第1凹部48。第1凹部48在从Z方向观察的俯视中与某一个第1配线层21重合。另外，第1凹部48的俯视形状可以为矩形或圆形、多边形等，可以适当进行变更。第1凹部48形成为随着朝向下方(－Z方向，第1方向的另一侧)而俯视外形阶段性缩小的带台阶形状。具体而言，第1凹部48具备第1焊盘凹部50和第1导通孔51。

第1焊盘凹部50形成为随着朝向下方而俯视外形逐渐缩小的锥状。第1焊盘凹部50的上端达到了第1层间绝缘层41的上端。第1焊盘凹部50的下端位于第1层间绝缘层41内。第1导通孔51在第1焊盘凹部50中从俯视时的中央部向下方延伸。第1导通孔51形成为随着朝向下方而俯视外形逐渐缩小的锥状。第1导通孔51将第1层间绝缘层41及第1基底层40在Z方向上贯通。第1导通孔51的下端达到了第1基底层40的下表面。即，上述的第1配线层21通过第1导通孔51的下端与第1凹部48内的第1焊盘部43连接。

第1绝缘层42仿形第1凹部48的内表面而形成，并且还形成在第1焊盘部43与第1配线层21之间。第1绝缘层42具有抑制第1焊盘部43向第1焊盘部43的周围扩散等作为阻挡金属的功能。在本实施方式中，第1绝缘层42例如由钽(Ta)或氮化钽(TaN)等形成。

第1焊盘部43埋设于第1凹部48内。具体而言，第1焊盘部43具备第1层(第1导电层)62和第1电极63。第1层62在第1凹部48内仿形第1绝缘层61的内表面而形成。在本实施方式中，第1层62的膜厚(沿着第1凹部48的内表面的法线方向的厚度)比第1绝缘层42的膜厚厚。但是，第1层62的膜厚也可以比第1绝缘层42的膜厚薄。第1层62由具有导电性且与第1电极63相比蚀刻率较低的材料形成。作为这样的材料，在本实施方式中优选使用含有钛(Ti)的材料。另外，第1层62也可以由具有绝缘性的材料形成。在此情况下，优选的是在第1配线层21与第1电极63之间不夹着第1层62。

第1层62的上端位于比第1层间绝缘层41的上端靠下方的位置。因而，在第1凹部48内，在第1凹部48的内表面(第1绝缘层61的内表面)与第1层62的上端之间形成有收容部65。收容部65的内表面朝向上方及第1凹部48的内侧。另外，由沿着第1层62的内表面延伸的假想线L1、沿着第1层间绝缘层41的上端延伸的假想线L2、第1层62的上端及第1绝缘层61的内表面包围的部分为收容部65的容积S。

在本实施方式中，收容部65遍及第1凹部48的整周在Z方向上以一样的深度形成。在本实施方式中，收容部65的深度比第1层62的膜厚深。但是，收容部65只要在第1凹部48的周围形成在至少一部分处就可以。此外，收容部65的Z方向的深度也可以不形成为一样。

第1电极63设于第1凹部48内。具体而言，第1电极63具备第1电极部(第1部分)71、第2电极部(第2部分)72和第3电极部(第2部分)73。第1电极部71仿形第1层62的内表面形状而埋入至第1导通孔51的内侧。第1电极部71的周围被第1基底层40及第1层间绝缘层41包围。第1电极部71的下端面(第1面)71a经由第1绝缘层42及第1层62与第1配线层21电连接。第1电极部71中的在Y方向上对置的侧面(第1侧面)71b随着朝向上方而向相互远离的方向延伸。因而，第1电极部71的XY平面中的截面积随着朝向上方而逐渐扩大。

第2电极部72仿形第1层62的内表面形状而埋入至第1焊盘凹部50的内侧。第2电极部72的周围被第1层间绝缘层41包围。第2电极部72一体地设于第1电极部71上。第2电极部72的下端面72a(第2面：与第1电极部71的边界部分)与第1电极部71的上端电连接。第2电极部72的下端面72a相对于第1电极部71的下端面71a向上方远离，并且从第1电极部71的上端向外周侧伸出。第2电极部72的Y方向的最小长度(第2长度)D2相比第1电极部71的Y方向的最大长度(第1长度)D1长。另外，第2电极部72的最小长度D2是第2电极部72的下端面72a的长度，是第1层62的内表面彼此的间隔。第1电极部71的最大长度D1是第1电极部71的上端处的Y方向的长度。

第2电极部72中的在Y方向上对置的侧面(第4面)72b随着朝向上方而向相互远离的方向延伸。因而，第2电极部72的截面积随着朝向上方而逐渐扩大。第2电极部72的XY平面中的截面积比第1电极部71大。在本实施方式中优选第2电极部72的最大截面积是第1电极部71的最大截面积的3倍以上。

第3电极部73在第1焊盘凹部50的内侧一体地设于第2电极部72上。第3电极部73的上表面(第3面，第1区域)73b的Y方向的长度比第2电极部72的下端面72a的Y方向的长度长。另外，在本实施方式中，对第1电极63的第3面是第3电极部73的上表面73b的情况进行说明。在此情况下，所述的上表面73b，也可以是例如通过第1模块10与第2模块11的边界部分包括与Z方向正交的剖面中出现的一个线段的面，此外，所述的第1电极63的第3面，也可以是第3电极部73中的在Z方向的任意的位置处与Z方向正交的面。

第3电极部73的Y方向的最小长度(第3长度)D3比第2电极部72的Y方向的最大长度D2长。在第3电极部73中，在Y方向上对置的侧面73a随着朝向上方而向相互远离的方向延伸。因而，在本实施方式中，第3电极部73的最小长度是第3电极部73的下端处的Y方向的长度。第3电极部73的XY平面中的截面积比第2电极部72大。具体而言，第3电极部73的截面积随着朝向上方而逐渐扩大。

第3电极部73中的向比第2电极部72更外周侧伸出的部分构成位于第1层62上的伸出部74。在本实施方式中，伸出部74遍及第3电极部73的整周而形成。伸出部74无间隙地埋入至上述的收容部65内。因而，在第1层62的上端与第3电极部73的上表面73b之间设有第1电极63的一部分。

这样，上述的第1绝缘层42遍及第1电极部71的下端面71a与第1配线层21之间、第1电极部71的侧面71b与第1层间绝缘层41之间、第2电极部72的下端面72a与第1层间绝缘层41之间、第2电极部72的侧面72b与第1层间绝缘层41之间、第3电极部73的侧面73a与第1层间绝缘层41之间而延伸。另一方面，上述的第1层62遍及第1电极部71的下端面71a与第1配线层21之间、第1电极部71的侧面71b与第1层间绝缘层41之间、第2电极部72的下端面72a与第1层间绝缘层41之间、第2电极部72的侧面72b与第1层间绝缘层41之间而延伸。在此情况下，第1层62中的位于第2电极部72的侧面72b与第1层间绝缘层41之间的部分构成第1部分(第1导电层)62a。第1层62中的位于第2电极部72的下端面72a与第1层间绝缘层41之间的部分构成第2部分(第3导电层)62b。此外，第1层62中的位于第1电极部71的侧面71b与第1层间绝缘层41之间的部分构成第3部分(第4导电层)62c。

因此，在XY平面中的经过第3电极部73的平面中，在第3电极部73与第1绝缘层61之间没有夹着第1层62。另一方面，在XY平面中的经过第1电极部71的平面中，在第1电极部71与第1绝缘层61之间夹着第1层62。

第2模块11例如是单元(セル)模块。第2模块11具备通过上述CMOS电路充放电的多个存储器单元等。例如，第2模块11具备第2绝缘膜100、第2配线层101和第2连接层102。

第2绝缘膜100例如由硅氧化物(SiO)等形成。第2绝缘膜100也可以构成第2模块11的第2晶片的一部分。另外，在本实施方式中，所述的第2晶片，只要是设有第2配线层101的部件就可以，并不限于第2模块11的基体自身，也可以是除了基体以外还包括层叠有存储器单元的部件的层叠体。此外，第2晶片既可以包括也可以不包括基体。

第2配线层101例如在X方向、Y方向上隔开间隔而设有多个。各第2配线层101被第2绝缘膜100划分。

第2连接层102位于上述第2绝缘膜100的下方。第2连接层102与上述第1连接层22接合，将第1模块10及第2模块11彼此连接。第2连接层102与第1连接层22同样地，具备第2基底层110、第2层间绝缘层(第2绝缘层)111、第2绝缘层112和第2焊盘部113。第2连接层102相对于XY平面与上述的第1连接层22上下对称地形成。在以下的说明中，对于与上述第1连接层22同样的结构适当省略说明。

在第2连接层101形成有将第2连接层101在Z方向上贯通的第2凹部120。第2凹部120相对于上述第1凹部48在Z方向上相向。

第2凹部120中的第2焊盘凹部130形成为随着朝向上方而俯视外形逐渐缩小的锥状。第2焊盘凹部130的上端位于第2层间绝缘层103内。第2焊盘凹部130的下端达到了第2层间绝缘层103的下表面。第2凹部120中的第2导通孔131在第2焊盘凹部130中从俯视的中央部向上方延伸。第2导通孔131形成为随着朝向上方而俯视外形逐渐缩小的锥状。第2导通孔131将第2层间绝缘层111及第2基底层110在Z方向上贯通。第2导通孔131的上端达到了第2基底层110的上表面。即，上述的第2配线层102通过第2导通孔131的上端与第2凹部120内的第2焊盘部113连接。

第2绝缘层112仿形第2凹部120的内表面而形成，并且还形成在第2焊盘部113与第2配线层102之间。第2焊盘部113埋设于第2凹部120内。具体而言，第2焊盘部113具备第2层(第2导电层)142和第2电极(电极)143。第2层142在第2凹部120内仿形第2绝缘层112的内表面而形成。第2层142由具有导电性且蚀刻率比第2电极143低的材料形成。

第2层142的下端位于比第2层间绝缘层111的下表面靠上方的位置。因而，在第2凹部120内，在第2凹部120的内表面(第2绝缘层112的内表面)与第2层142的下端之间形成有收容部149。收容部149的内表面朝向下方及第2凹部120的内侧。

第2电极143设于第2凹部120内。具体而言，第2电极143具备第4电极部150、第5电极部(第3部分)151和第6电极部(第4部分)152。第4电极部150在第2焊盘凹部130的内侧设于第3电极部73上。第4电极部150的下表面(第7面)150b的Y方向的长度比第5电极部151的上端面151b的Y方向的长度长。另外，在本实施方式中，对第2电极143的第7面是第4电极部150的下表面150b的情况进行说明。在此情况下，所述的下表面150b，也可以是例如通过第1模块10与第2模块11的边界部分包括与Z方向正交的剖面中出现的一个线段的面，此外，所述的第2电极143的第7面，也可以是第4电极部150中的在Z方向的任意的位置与Z方向正交的面。

第4电极部150的Y方向的最小长度D4比第2电极部72的最大长度D2长。第4电极部150的XY平面中的截面积比第2电极部72大。在本实施方式中，第4电极部150中的在Y方向上对置的侧面150a随着朝向下方而向相互远离的方向延伸。在图示的例子中，第4电极部150的截面积随着朝向下方而逐渐扩大。

第4电极部150中的位于第2层142的下方的部分构成向比第2层142的内表面更外周侧伸出的伸出部154。在本实施方式中，伸出部154遍及第4电极部150的整周而形成。伸出部154无间隙地埋入至上述的收容部149内。

第5电极部151仿形第2层142的内表面形状而埋入至第2焊盘凹部130的内侧。第5电极部151的周围被第2层间绝缘层111包围。第5电极部151一体地设于第4电极部150上。第5电极部151的下端与第4电极部150的上端电连接。第5电极部151的XY平面中的截面积比第4电极部150小。第5电极部151的Y方向的最小长度(第4长度)D5比第4电极部150的最大长度D4长。另外，第5电极部151的最小长度D5是第5电极部151的上端面(第6面)151b的长度，是第2层142的内表面彼此的间隔。在YZ平面中，第5电极部151中的在Y方向上对置的侧面(第8面)151a随着朝向下方而向相互远离的方向延伸。因而，第5电极部151的截面积随着朝向下方而逐渐扩大。

第6电极部152仿形第2层142的内表面形状而埋入至第2导通孔131的内侧。第6电极部152的周围被第2基底层110及第2层间绝缘层111包围。第6电极部152的上端面(第5面)152a经由第2绝缘层112及第2层142与第2配线层102电连接。第6电极部152中的在Y方向上对置的侧面(第2侧面)152b随着朝向下方而向相互远离的方向延伸。第5电极部151的Y方向的最小长度D4比第6电极部152的Y方向的最大长度(第5长度)D5长。因而，第6电极部152的XY平面中的截面积随着朝向下方而逐渐扩大。

这样，上述的第2绝缘层112遍及第6电极部152的上端面152a与第2配线层101之间、第6电极部152的侧面152b与第2层间绝缘层111之间、第5电极部151的上端面151b与第2层间绝缘层111之间、第5电极部151的侧面151a与第2层间绝缘层111之间、第4电极部150的侧面150a与第2层间绝缘层111之间而延伸。另一方面，上述的第2层142遍及第6电极部152的上端面152a与第2配线层101之间、第6电极部152的侧面152b与第2层间绝缘层111之间、第5电极部151的上端面151b与第2层间绝缘层111之间、第5电极部151的侧面151a与第2层间绝缘层111之间而延伸。在此情况下，第2层142中的位于第5电极部151的侧面151a与第2层间绝缘层111之间的部分构成第4部分(第2导电层)142a。第2层142中的位于第5电极部151的上端面151b与第2层间绝缘层111之间的部分构成第5部分142b。此外，第2层142中的位于第6电极部152的侧面152b与第2层间绝缘层111之间的部分构成第6部分142c。

在本实施方式中，在XY平面中的经过第4电极部150的平面中，仅第2绝缘层112及第4电极部150位于第2焊盘凹部130内。另一方面，在XY平面中的经过第5电极部151的平面中，存在第2绝缘层112、第2层142及第5电极部151。

第1模块10与第2模块11经由第1连接层22及第2连接层102相互连接。具体而言，层间绝缘层41、111在Z方向上相互接合。各焊盘部43、113使第3电极部73及第4电极部150以在Z方向上相互对置的状态彼此接合。

在本实施方式中，上述的伸出部74是第3电极部73中的在第1焊盘部43及第2焊盘部113的接合时向外周侧溢出的剩余量。此外，上述的伸出部154是第4电极部150中的在第1焊盘部43及第2焊盘部113的接合时向外周侧溢出的剩余量。

接着，对上述半导体装置1的制造方法进行说明。在以下的说明中，主要对第1连接层22的制造工序及第1模块10及第2模块11的层叠工序进行说明。

图2～图11是用来说明半导体装置1的制造工序的工序图。如图2所示，在形成有第1配线层21的第1绝缘膜20上依次层叠第1基底层40及第1层间绝缘层41(第1成膜工序)。第1基底层40及第1层间绝缘层41例如通过CVD(Chemical Vapor Deposition，化学气相沉积)法或溅射法等形成。

接着，对于第1基底层40及第1层间绝缘层41形成第1焊盘部43。在本实施方式中，例如通过双镶嵌(dual damascene)法形成第1焊盘部43。首先，如图3所示，对于第1基底层40及第1层间绝缘层41形成第1导通孔51(参照图1)(导通孔形成工序)。具体而言，首先将下层抗蚀膜200、SOG(Spin ON Glass，旋转涂布玻璃)层201及上层抗蚀膜202顺次成膜在第1层间绝缘层41上(所谓的SMAP(Stacked Mask Process，层叠掩膜工艺)工艺)。接着，通过对上层抗蚀膜202进行曝光及显影，在上层抗蚀膜202形成与第1导通孔51对应的开口202a。然后，经由开口202a将SOG膜201通过蚀刻等图案化，从而在SOG膜201形成与第1导通孔51对应的开口201a。接着，经由开口201a将下层抗蚀膜200通过蚀刻等图案化，从而在下层抗蚀膜200形成与第1导通孔51对应的开口200a。

接着，如图4所示，以上述下层抗蚀膜200为掩模，将第1基底层40及第1层间绝缘层41蚀刻(蚀刻工序)。蚀刻工序例如通过RIE(Reactive Ion Etching，反应离子蚀刻)进行。由此，形成上述的第1导通孔51。另外，在蚀刻工序结束后，通过灰化处理将下层抗蚀膜200剥离。

接着，如图5所示，在第1层间绝缘层41上形成第1焊盘凹部50(参照图1)(焊盘凹部形成工序)。具体而言，与上述的导通孔形成工序同样地，在将下层抗蚀膜205、SOG膜206及上层抗蚀膜207成膜后，以上层的开口部(例如，开口部206a及开口部207a)为掩模，将下层图案化。由此，在下层抗蚀膜205形成与第1焊盘凹部50对应的开口205a。

接着，如图6所示，以下层抗蚀膜205为掩模，将第1层间绝缘层41蚀刻(蚀刻工序)。蚀刻工序例如通过RIE进行。由此，形成上述的第1焊盘凹部50。接着，在蚀刻工序结束后，通过灰化处理将下层抗蚀膜205剥离。由此，形成第1凹部48。

接着，如图7所示，在第1凹部48的内表面上及第1层间绝缘层41上，依次将第1绝缘层61、第1层62、种子层210成膜(第2成膜工序)。种子层210作为之后进行的电镀的电极膜发挥功能，由与第1电极63(参照图1)的构成材料(例如含有铜(Cu)的材料等)相同的材料形成。另外，第1绝缘层61、第1层62、种子层210例如通过CVD法或溅射法等成膜。

接着，如图8所示，在第1凹部48内形成镀层211(第1电极形成工序)。具体而言，对于形成至上述种子层210为止的第1模块10，以种子层210为电极膜而施以电镀。于是，在种子层210上析出镀层211。然后，对第2模块11进行退火处理后，通过CMP(ChemicalMechanical Polishing，化学机械研磨)等使镀层211平坦化(后处理工序)。

接着，如图9所示，在镀层211上，通过非电解镀层等形成隆起部212。隆起部212与镀层211同样地由铜(Cu)等形成。隆起部212相对于第1层间绝缘层41的上表面向上方隆起。并且，由种子层210、镀层211及隆起部212形成第1电极63的中间体。另外，隆起部212也可以通过非电解镀层以外的方法形成。

接着，如图10所示，在第1凹部48内形成收容部65(收容部形成工序)。具体而言，对第1模块10施以湿式蚀刻。在本实施方式中，使用第1层62的蚀刻率比第1电极63(种子层210及镀层211、隆起部212)的蚀刻率大的蚀刻剂。作为这种蚀刻剂，例如使用碱类。

在收容部形成工序中，如果施以湿式蚀刻，则与第1电极63相比，第1层62更积极地被蚀刻。由此，在第1凹部48内，形成朝向上方及第1凹部48的内侧并被第1绝缘层61、第1层62及第1电极63包围的收容部65。

另外，对于第2模块11，也通过与上述第1连接层22的形成方法同样的方法，形成第2连接层101。

接着，如图11所示，将第1模块10及第2模块11彼此接合(接合工序)。具体而言，对经过了等离子处理及水洗处理等前处理的模块10、11，在使焊盘部43、113彼此对置的状态下进行退火处理。退火处理例如在250℃～400℃的温度下以1小时左右进行热处理。然后，使第1模块10及第2模块11相互接近，将第1模块10及第2模块11彼此压接。由此，在第1模块10及第2模块11处，层间绝缘层41、101彼此接合(共价键结合)，并且各焊盘部43、113的电极63、143彼此接合(金属接合)。然后，使第1模块10及第2模块11回到常温，接合工序完成。

另外，在上述接合工序之后，如果第1模块10及第2模块11的温度下降，则主要是电极63、143收缩。在此情况下，假如电极63、143的体积相对于第1凹部48及第2凹部120的容积不足，则由于伴随着电极63、143的收缩的应力迁移，有可能在第1凹部48内或第2凹部120内产生孔隙。特别是，如果在导通孔51、131中产生孔隙，则有可能发生打开不良等，导通的可靠性下降。另一方面，假如在使电极63、143从各层间绝缘层41、111隆起的状态下使第1模块10及第2模块11彼此接合的情况下，电极63、143中的通过压接而被压扩的部分夹在层间绝缘层41、111间。由此，层间绝缘层41、111彼此的接合面积下降，有可能不能得到希望的接合强度。

在本实施方式中，在将第1模块10及第2模块11贴合前的状态下，在各焊盘部43、113形成有隆起部212。因此，在上述的接合工序中，当使第1模块10及第2模块11彼此压接时，隆起部212彼此被压扩，同时第1模块10及第2模块11彼此接近。

这里，隆起部212中的被压扩的部分收容到收容部65、149内。由此，能够在抑制隆起部212中的被压扩的部分从第1凹部48及第2凹部120溢出的基础上，在第1凹部48及第2凹部120内形成希望的量的电极63、143。

这样，在本实施方式中，设为在第1层62与第2焊盘部113之间夹着第1焊盘部43的伸出部74的结构。根据该结构，通过在第1焊盘部43与第2焊盘部113的贴合前使第1层62的上方成为收容部65而使其开放，能够使第1焊盘部43中的在贴合时被压扩的剩余部分作为伸出部74收容到收容部65内。即，在第1焊盘部43与第2焊盘部113的贴合前的状态下，能够使得第1电极63比第1层间绝缘层41的上表面隆起，所以能够确保贴合后的第1电极63的体积。由此，能够抑制贴合后的由第1电极63的收缩带来的孔隙的产生，能够抑制打开不良等。此外，由于能够抑制被压扩的第1电极63在层间绝缘层41、111间溢出，所以能够确保层间绝缘层41、111彼此的接合强度。此外，通过形成伸出部74，能够确保焊盘部43、113间的接合面积。由此，能够抑制伴随着第1层62的形成的第1焊盘部43的高电阻化。结果，对于本实施方式的半导体装置1，能够确保各模块10、11间的接合强度及良好的导通性。进而，也能够通过调整收容部65的容积S和隆起部212的体积，调整在收缩时产生的接合强度。

在本实施方式中，设为第1层62仿形第1凹部48的内表面而形成的结构。根据该结构，能够仿形第1凹部48的内表面而将第1绝缘层61、第1层62及第1电极63依次成膜。由此，能够实现制造效率的提高。此外，能够将被朝向外周侧压扩的第1电极63在其达到层间绝缘层41、111之前收容至收容部65内。由此，能够有效地抑制第1电极63向层间绝缘层41、111的溢出。

在本实施方式中，设为第1层62的膜厚比收容部65的深度薄的结构。根据该结构，在确保了与Z方向正交的第1电极63的截面积的基础上，收容部65的容积更容易确保。结果，能够抑制伴随着第1层62的形成的第1焊盘部43的高电阻化。

在本实施方式中，由于第1层62具有导电性，所以与将第1层62用绝缘材料形成的情况相比，能够抑制第1焊盘部43的高电阻化。此外，设为第1层62由蚀刻率比第1电极63高的材料形成的结构。根据该结构，通过在将第1层62及第1电极63成膜后一起进行蚀刻，能够在第1层62的上方形成收容部65。由此，能够抑制伴随着第1层62的追加的制造效率的下降。

在本实施方式中，设为以下结构：在接合工序中，通过将第1焊盘部43及第2焊盘部113彼此推压，一边将电极63、143的一部分向收容部65压扩，一边将第1焊盘部43及第2焊盘部113彼此、以及第1层间绝缘层41及第2层间绝缘层111彼此接合。根据该结构，通过在接合工序之前预先形成收容部65，在接合工序中，隆起部212彼此被压扩，同时第1模块10及第2模块11彼此接近。将隆起部212中的被压扩的部分收容到收容部65内。由此，能够在抑制隆起部212中的被压扩的部分从第1凹部48及第2凹部120溢出的基础上，在第1凹部48及第2凹部120内形成希望的量的电极63、143。

另外，在上述的实施方式中，对焊盘部43、113彼此整体重合的结构进行了说明，但并不限于该结构。例如，如图12所示，只要焊盘部43、113彼此至少一部分在俯视中重合就可以。在上述的实施方式中，对将焊盘部43、113上下对称地形成的情况进行了说明，但并不限于该结构。例如，如图13所示，第1层62及第2层142的深度也可以在各焊盘部43、113间不同。在上述的实施方式中，对各焊盘部43、113分别具有第1层62及第2层142的结构进行了说明，但并不限于该结构。例如，如图14所示，只要至少仅第1焊盘部43具有第1层62就可以。

在上述的实施方式中，对焊盘凹部50、130形成为锥状的结构进行了说明，但并不限于该结构。例如如图15所示，焊盘凹部50、130也可以遍及Z方向的整体而俯视外形是一样的。在上述的实施方式中，对凹部48、120的内表面是平滑面的情况进行了说明，但并不限于该结构。例如如图16所示，凹部48、120的内表面也可以是凹凸面。

在上述的实施方式中，对第1层62仿形第1凹部48的内表面而形成的结构进行了说明，但并不限于该结构。只要第1层62比第1层间绝缘层41的上表面凹陷，就能够形成在第1凹部48内的任意的位置。在此情况下，也可以是第1层62在第1凹部48内的俯视的中央部在Z方向上以棒状延伸的结构。此外，只要将收容部65的容积S和隆起部212的体积设定为同等程度，收容部65的尺寸就能够适当变更。在上述的实施方式中，对凹部48、120的两者将连接层22、102在Z方向上贯通的结构进行了说明，但并不限于该结构。凹部48、120只要是至少第1焊盘部43及第2焊盘部113彼此接合的结构，也可以是不将连接层22、102贯通的结构。

根据以上说明的至少一个实施方式，具有第1配线层、第1绝缘层、第1电极、第2晶片、第2配线层、第2绝缘层、第2电极和第1层。第1配线层设于第1晶片。第1绝缘层相对于第1配线层设于第1方向的一侧。第1电极设于第1绝缘层内，具有与第1配线层连接的第1面、位于在第1方向的一侧上远离第1面的位置的第2面、位于在第1方向的一侧上比第2面更远离第1面的位置的第3面、从第1面朝向第2面的第1侧面、以及从第2面朝向第3面的第4面。第2配线层设于第2晶片。第2绝缘层相对于第2配线层设于第1方向的另一侧。第2电极设于第2绝缘层内，具有与第2配线层连接的第5面、位于在第1方向的另一侧上远离第5面的位置的第6面、位于在第1方向的另一侧上比第6面更远离第5面的位置并与第3面连接的第7面、从第5面朝向第6面的第2侧面、以及从第6面朝向第7面的第8面。第1层设于第4面与第1绝缘层中的将第4面包围的部分之间，从第3面在第1方向上远离而设置。根据这样的结构，在确保各基板间的接合强度的基础上，具有良好的导通性。

以下，对若干半导体装置进行附述。

[1].一种半导体装置，具备：第1绝缘层，形成有在第1方向上凹陷的第1凹部；第1焊盘部，设于上述第1凹部内，具有第1导体；第2绝缘层，形成有相对于上述第1凹部在上述第1方向上相向的第2凹部，并且相对于上述第1绝缘层在上述第1方向上层叠；以及第2焊盘部，具有第2导体和夹层，所述第2导体具有在上述第2凹部内沿上述第1方向延伸的主部及从上述主部的上述第1焊盘部附近的端部向与上述第1方向相交的第2方向伸出的伸出部，所述夹层在上述第1方向上相对于上述伸出部设于上述第1焊盘部的相反侧。

[2].在[1]所记载的半导体装置中，上述夹层仿形上述第2凹部的内表面而设置；上述夹层中的在上述第1方向上靠近上述第1焊盘部的端缘，相对于上述第2凹部的开口端在上述第1方向上设于与上述第1焊盘部相反侧。

[3].在[2]所记载的半导体装置中，上述第2凹部的内表面的法线方向上的上述夹层的膜厚，比从上述第2凹部的上述第1焊盘部附近的端缘到上述夹层的上述第1焊盘部附近的端缘的上述第1方向上的距离薄。

[3].在[2]所记载的半导体装置中，上述第2焊盘部在上述第2凹部的内表面与上述夹层之间具有金属层。

[4].在[2]所记载的半导体装置中，上述第2焊盘部具备：导电部，包括上述第2导体及上述夹层；以及金属层，设于上述导电部与上述第2凹部的内表面之间。

[5].在[4]所记载的半导体装置中，上述金属层比上述夹层延伸得更靠近上述第1焊盘部的附近。

[6].在[4]所记载的半导体装置中，上述金属层含有钽或氮化钽。

[7].在[1]所记载的半导体装置中，上述第2导体遍及上述第2凹部的开口面整体而形成。

[8].在[1]所记载的半导体装置中，上述第2导体含有铜。

[9].在[1]所记载的半导体装置中，上述夹层由具有导电性并且蚀刻率比上述第2导体高的材料形成。

[10].在[1]所记载的半导体装置中，上述夹层含有钛。

[11].在[1]所记载的半导体装置中，上述第1导体具有在上述第1凹部内沿上述第1方向延伸的主部、从上述主部的靠近上述第2焊盘部的端部向上述第2方向伸出的伸出部；上述第1焊盘部具有在上述第1方向上相对于上述第1导体的上述伸出部设于上述第2焊盘部的相反侧的夹层。

说明了本发明的几个实施方式，但这些实施方式是作为例子提示的，不限定发明的范围。这些实施方式能够以其他各种各样的形态实施，在不脱离发明的主旨的范围内能够进行各种各样的省略、替换、变更。这些实施方式及其变形包含在发明的范围或主旨中，并且包含在权利要求书所记载的发明和其等价的范围中。