具体实施方式

在下文中，将参考附图详细描述本发明构思的一些示例实施方式。在附图中，相同的附图标记用于相同的组成元件，并且可以省略其重复描述。

图1示出根据本发明构思的示例实施方式的半导体封装的截面图。图2A是示出根据本发明构思的示例实施方式的半导体封装的再分布基板的平面图。图2A示意性地示出图1的半导体封装的再分布基板，并且为了便于描述，没有示出一些部件。图2B示出根据本发明构思的示例实施方式的半导体封装的再分布基板的截面图，并且对应于沿着图2A的线I-I'截取的截面。图3A至图3C示出图2B的区域A的放大图。

参照图1、图2A和图2B，半导体封装1000可以包括再分布基板10、半导体芯片20和模制层30。

再分布基板10可以包括下保护层100以及堆叠在下保护层100上的第一和第二布线层200和300。

下保护层100可以保护并支撑布线层200和300。下保护层100可以包括硅基板和/或绝缘基板。例如，下保护层100可以包括无机材料诸如硅氧化物(SiOx)、硅氮化物(SiNx)、硅氮氧化物(SiON)和/或聚酰胺基聚合物材料，但是下保护层100不限于此。可以省略下保护层100。如本文所使用的，术语“和/或”包括一个或更多个相关列出的项目的任何和所有组合。

第一布线层200可以设置在下保护层100上。第一布线层200可以包括第一导电图案210和第一绝缘层220。

第一导电图案210可以设置在下保护层100上。第一导电图案210可以包括在第一布线层200中构成电路的各种部件。例如，第一导电图案210可以是导电焊盘，外部端子或导电通路连接到该导电焊盘。在图2B中，第一导电图案210被示出为导电焊盘，但是本发明构思不限于此。例如，第一导电图案210可以包括：导电通路，其电连接上布线层和下布线层；导电布线，在平行于下保护层100的上表面的方向上延伸以形成电路；或者导电焊盘，具有比所述导电通路或所述导电布线宽的宽度。导电通路、导电布线、外部焊球等可以连接到导电焊盘。

如本文所使用的，“电连接”(或类似语言)可以表示“直接或间接电连接”。第一导电图案210可以包括导电材料。例如，第一导电图案210可以包括铜(Cu)、铜合金和/或铝(Al)。

可以提供多个第一导电图案210。如图1和图2A所示，第一导电图案210可以设置在下保护层100上，并且可以彼此水平地间隔开。在这种情况下，第一导电图案210之间的距离可以大于第一绝缘层220(其将在后面描述)的第一凹陷RS1的宽度。第一导电图案中的一个210可以包括导电焊盘，并且第一导电图案中的另一个210'可以包括无源元件。

例如，无源元件可以是如图1所示的电容器。在一些实施方式中，无源元件可以包括各种无源元件，诸如电阻元件。在一些实施方式中，第一导电图案210可以包括导电焊盘和无源元件两者，或者仅包括导电焊盘或无源元件。

第一绝缘层220可以设置在下保护层100上。在平面图中，第一绝缘层220可以围绕第一导电图案210。第一绝缘层220可以接触第一导电图案210的侧表面210b。第一绝缘层220可以包括绝缘材料。例如，第一绝缘层220可以包括干膜抗蚀剂(DFR)和/或光可成像电介质(PID)。第一绝缘层220的上表面可以包括围绕第一导电图案210的第一上表面220a、位于第一导电图案210和第一上表面220a之间的第二上表面220b以及从第二上表面220b延伸的面对第一导电图案210的侧表面210b的第一倾斜表面220c。即，第二上表面220b可以在平面图中位于第一上表面220a的内侧，并且可以围绕第一导电图案210。另外，第一倾斜表面220c可以在平面图中位于第二上表面220b的内侧，并且可以围绕第一导电图案210。

第一上表面220a可以是基本平坦的。第一上表面220a可以平行于下保护层100的上表面。如图3A所示，第一上表面220a可以位于与第一导电图案210的上表面210a相同的水平。第一上表面220a可以与第一导电图案210的上表面210a共面，如图3A所示。在一些实施方式中，第一上表面220a可以位于比第一导电图案210的上表面210a更高的水平，如图3B所示。第一上表面220a和下保护层100之间的距离可以比第一导电图案210的上表面210a和下保护层100之间的距离长，如图3B所示。在一些实施方式中，第一上表面220a可以位于比第一导电图案210的上表面低的水平，如图3C所示。第一上表面220a和下保护层100之间的距离可以比第一导电图案210的上表面210a和下保护层100之间的距离短，如图3C所示。在一些实施方式中，第二上表面220b可以位于比第一上表面220a低的水平。第二上表面220b和下保护层100之间的距离可以比第一上表面220a和下保护层100之间的距离短，如图3A、图3B和图3C所示。“元件A和元件B之间的距离”(或类似语言)可以指元件A和元件B之间的最短距离。

例如，第一绝缘层220可以包括朝向下保护层100凹进的第一凹陷RS1。第一凹陷RS1的最低(即，最下面的)点LP可以低于第一上表面220a。第一凹陷RS1可以位于第一导电图案210与第一绝缘层220的第一上表面220a之间。例如，如图2A所示，在平面图中，第一凹陷RS1可以形成在第一绝缘层220的与第一导电图案210相邻的部分中，并且第一凹陷RS1可以围绕第一导电图案210。即，第一凹陷RS1可以将第一导电图案210与第一绝缘层220的第一上表面220a分开。

第一凹陷RS1的底表面可以是与第二上表面220b相同的部件，并且在此可以使用相同的附图标记。在一些实施方式中，第二上表面220b可以限定第一凹陷RS1的底表面。从下保护层100的上表面到第一凹陷RS1的底表面220b的距离例如可以是从下保护层100的上表面到第一上表面220a的距离的0.5倍至1倍。在一些实施方式中，从下保护层100的上表面到第一凹陷RS1的下表面220b的距离是从下保护层100的上表面到第一上表面220a的距离的0.7倍至0.9倍，如图3A所示。

第一倾斜表面220c可以从第二上表面220b的一端延伸到第一导电图案210的侧表面210b。第一倾斜表面220c可以相对于第二上表面220b倾斜。根据图3A，第一倾斜表面220c可以是第一凹陷RS1的第一侧，其从第一凹陷RS1的底表面220b朝向第一导电图案210的侧表面210b延伸。第一倾斜表面220c可以限定第一凹陷RS1的第一侧表面。在此，第一凹陷RS1的与第一导电图案210相邻的第一侧表面可以是与第一倾斜表面220c相同的部件，因此可以使用相同的附图标记。

第一凹陷RS1的第一侧表面220c可以相对于第一导电图案210的侧表面210b和第一绝缘层220的第一上表面220a两者都倾斜。第一侧表面220c和下保护层100之间的距离可以从第二上表面220b朝向第一导电图案210增加。在一些实施方式中，第一侧表面220c和下保护层100之间的距离可以随着距第二上表面220b的距离增加而增加，如图3A至图3C所示。

详细地，如图3A所示，第一凹陷RS1的第一侧表面220c的最低点LP和下保护层100之间的第一距离D1可以比第一上表面220a和下保护层100之间的第二距离D2短。即，第一倾斜表面220c可以是从与第一凹陷RS1的底表面220b相对应的第二上表面220b沿斜向上的方向延伸的表面。第一距离D1可以等于第二上表面220b和下保护层100之间的距离。第一凹陷RS1的第一侧表面220c的最高点TP和下保护层100之间的第三距离D3可以等于第一绝缘层220的第一上表面220a和下保护层100之间的第二距离D2。也就是说，第一凹陷RS1的第一侧表面220c的最高点TP可以位于与第一导电图案210的上表面210a相同的水平。第一侧表面220c的最高点TP可以是第一绝缘层220的最高点。

在一些实施方式中，第一凹陷RS1的第一侧表面220c的最高点TP可以位于低于第一导电图案210的上表面210a的水平，如图3C中所示。即，第一凹陷RS1的第一侧表面220c的最高点TP和下保护层100之间的距离可以比第一导电图案210的上表面210a和下保护层100之间的距离短。

在示例实施方式中，第一绝缘层220的第一倾斜表面220c可以相对于第二上表面220b倾斜。图4示出根据本发明构思的示例实施方式的半导体封装的再分布基板的截面图。如图4所示，第一倾斜表面220c和下保护层100之间的距离可以随着距第二上表面220b的距离增加而减小。详细地，第一倾斜表面220c的最低点LP和下保护层100之间的距离可以比第一绝缘层220的第二上表面220b和下保护层100之间的距离短。即，第一倾斜表面220c可以是从第二上表面220b向下延伸的表面。第一倾斜表面220c可以从第二上表面220b朝向下保护层100延伸，如图4所示。从下保护层100到第一倾斜表面220c的最低点LP的距离例如可以是从下保护层100到第一上表面220a的距离的0.5倍至1倍。在下文中，将返回参照图1、图2A和图2B继续描述。

返回参照图1、图2A和图2B，第二布线层300可以设置在第一布线层200上。第二布线层300可以包括第二导电图案310、第三导电图案320和第二绝缘层330。

第二导电图案310和第三导电图案320可以设置在第一布线层200上。详细地，第二导电图案310可以设置在第一导电图案210上。第三导电图案320可以设置在第一绝缘层220上。第二导电图案310和第三导电图案320可以包括在第二布线层300中构成电路的各种部件。例如，第二导电图案310可以是连接到第一布线层200的第一导电图案210的导电焊盘，第三导电图案320可以是从第一导电图案210的上表面210a延伸到第一绝缘层220的上表面以构成电路的导电布线。在一些实施方式中，类似于上述的第一导电图案210，第二导电图案310可以包括无源元件，诸如电容器或电阻元件。可以提供多个第二导电图案310。如图2B所示，第二导电图案310中的一个312可以连接到第一导电图案210，第二导电图案310中的另一个314可以提供在第一绝缘层220上。第二导电图案310可以通过第三导电图案320被电连接。第三导电图案320可以沿着第一绝缘层220的顶表面延伸。

第三导电图案320从第一导电图案210的顶表面210a沿着第一绝缘层220的第一凹陷RS1的底表面220b延伸。第三导电图案320可以从第一凹陷RS1延伸到第一上表面220a。第三导电图案320的厚度可以比第二导电图案310的厚度薄。第二导电图案310和第三导电图案320中的每个可以包括导电材料。例如，第二导电图案310和第三导电图案320中的每个可以独立地包括铜(Cu)、铜合金和/或铝(Al)。在一些实施方式中，第二导电图案310和第三导电图案320可以包括不同的导电材料。

第二绝缘层330可以设置在第一绝缘层220上。第二绝缘层330可以覆盖第一绝缘层220和第一导电图案210。在这种情况下，第二绝缘层330可以填充第一绝缘层220的第一凹陷RS1。即，第二绝缘层330可以与第一绝缘层220的第一上表面220a和第二上表面220b接触。第二绝缘层330可以围绕第二导电图案310。第二绝缘层330可以覆盖第三导电图案320。第二绝缘层330可以与第二导电图案310的侧表面310b接触。第二绝缘层330可以包括绝缘材料。将理解的是“元件A覆盖元件B”(或类似语言)意味着元件A在元件B上延伸，但不一定意味着元件A完全覆盖元件B。还应理解，如本文所用，“元件A填充元件B”(或类似语言)意味着元件A在元件B中，但不一定意味着元件A完全填充元件B。

例如，第二绝缘层330可以包括干膜抗蚀剂(DFR)和/或光可成像电介质(PID)。第二绝缘层330可以包括围绕第二导电图案310的第三上表面330a、设置在第二导电图案310和第三上表面330a之间的第四上表面330b、以及从第四上表面330b朝向第二导电图案310的侧表面310b延伸的第二倾斜表面330c。

第三上表面330a可以是基本平坦的。第三上表面330a可以平行于下保护层100的上表面。第三上表面330a可以被定位在与第二导电图案310的上表面310a相同的水平处。在一些实施方式中，类似于第一绝缘层220的第一上表面220a，第三上表面330a可以位于高于或低于第二导电图案310的上表面310a的水平。

第四上表面330b可以位于比第三上表面330a低的水平。例如，第二绝缘层330可以包括第二凹陷RS2，第二凹陷RS2从第三上表面330a朝向下保护层100凹进。第二凹陷RS2的最低点可以低于第三上表面330a。第二凹陷RS2可以位于第二导电图案310和第二绝缘层330的第三上表面330a之间。

第二倾斜表面330c可以从第四上表面330b的一端延伸到第二导电图案310的侧表面310b。第二倾斜表面330c可以相对于第四上表面330b倾斜。根据图3A至图3C，第二倾斜表面330c可以是第二凹陷RS2的第二侧表面330c，其从第二凹陷RS2的底表面330b朝向第二导电图案310的侧表面310b延伸。第二侧表面330c和下保护层100之间的距离可以从第四上表面330b到第二导电图案310增加。在一些实施方式中，第二侧表面330c和下保护层100之间的距离可以随着距第四上表面330b的距离增加而增加，如图3A至图3C所示。

第二倾斜表面330c可以是从第二凹陷RS2的底表面330b沿斜向上的方向延伸的表面。第二凹陷RS2的第二侧表面330c的最高点可以接触第二导电图案310的上表面310a。在一些实施方式中，第二凹陷RS2的第二侧表面330c的最高点可以直接连接到第二导电图案310的上表面310a。在一些实施方式中，第二凹陷RS2的第二侧表面330c的最高点可以位于比第二导电图案310的顶表面310a低的水平。

上保护层400可以设置在第二布线层300上。上保护层400可以覆盖第二绝缘层330和第二导电图案310。在这种情况下，上保护层400可以填充第二绝缘层330的第二凹陷RS2。即，上保护层400可以接触第二绝缘层330的第三上表面330a和第四上表面330b。上保护层400的上表面可以是基本平坦的。上保护层400可以保护再分布基板10的第一布线层200和第二布线层300。上保护层400可以包括绝缘材料。例如，上保护层400可以包括但不限于无机材料诸如硅氧化物(SiOx)、硅氮化物(SiNx)、硅氮氧化物(SiON)，和/或聚酰胺基聚合物材料。

端子焊盘410可以设置在上保护层400上。端子焊盘410可以连接到第二导电图案310，并且可以延伸穿过上保护层400。端子焊盘410可以包括导电材料，诸如金属。半导体封装的再分布基板10的构造如上所述。

连接端子420可以设置在再分布基板10上。例如，连接端子420可以设置在端子焊盘410上。连接端子420可以是安装在再分布基板10上的半导体芯片的芯片端子，或用于将再分布基板10安装在另一基板上的外部端子。连接端子420可以包括焊球、焊料凸块等。

外部端子120可以设置在再分布基板10下方。例如，基板焊盘110可以设置在再分布基板10的下保护层100的底表面上。基板焊盘110可以连接到第一布线层200的第一导电图案210并且可以延伸穿过下保护层100。外部端子120可以设置在基板焊盘110上。外部端子120可以通过基板焊盘110电连接到第一布线层200和第二布线层300。

半导体芯片20可以安装在再分布基板10上。半导体芯片20的面对再分布基板10的下表面可以是有源表面。半导体芯片20可以以倒装芯片的方式安装在再分布基板10上。例如，半导体芯片20可以通过提供在半导体芯片20的底表面上的连接端子420电连接到再分布基板10。连接端子420可以连接到半导体芯片20的芯片端子(未示出)和再分布基板10的端子焊盘410。连接端子420可以包括焊球或焊料凸块。半导体芯片20可以通过连接端子420和端子焊盘410电连接到第二导电图案310。再分布基板10可以使用第一布线层200和第二布线层300电连接半导体芯片20。半导体芯片20可以包括硅(Si)。

模制层30可以提供在再分布基板10上。模制层30可以覆盖再分布基板10的上表面上的半导体芯片20。例如，模制层30可以覆盖半导体芯片20的顶表面和侧表面。模制层30可以填充半导体芯片20和再分布基板10之间的空间。模制层30可以包括例如绝缘材料，诸如环氧聚合物。在一些实施方式中，半导体芯片20和再分布基板10之间的所述空间可以用底部填充构件填充。

图5A是示出根据本发明构思的示例实施方式的半导体封装的再分布基板的平面图，示意性地示出图1的半导体封装的再分布基板，并且为了描述的方便可能未示出一些部件。图5B和图5C示出根据本发明构思的示例实施方式的半导体封装的再分布基板的截面图，并且对应于沿着图5A的线II-II'截取的截面。为了描述的方便，在以下实施方式中，可以使用相同的附图标记指代图2A和图2B的实施方式中描述的部件，并且为了描述的方便可以省略或简要描述对其的描述。即，下面的描述将集中于与图2A和图2B的再分布基板的不同之处。

参照图5A和图5B，第一绝缘层220的第一上表面220a和第二上表面220b可以位于相同的水平。第一上表面220a和第二上表面220b可以是共面的并且可以是基本平坦的。即，第一上表面220a和第二上表面220b可以形成一个表面。在下文中，第一上表面220a和第二上表面220b的整体将被称为单个上表面220a/220b。单个上表面220a/220b可以位于比第一导电图案210的顶表面210a低的水平。从下保护层100到单个上表面220a/220b的距离例如可以是从下保护层100到第一导电图案210的上表面210a的距离的0.5倍至1倍。

第一倾斜表面220c可以从单个上表面220a/220b的一端延伸到第一导电图案210的侧表面210b。第一倾斜表面220c可以位于第一导电图案210和单个上表面220a/220b之间。例如，如图5A所示，第一倾斜表面220c可以在平面图中形成在第一绝缘层220的与第一导电图案210相邻的部分上，并且第一倾斜表面220c可以围绕第一导电图案210。第一倾斜表面220c可以在平面图中定位在单个上表面220a/220b内侧，并且可以围绕第一导电图案210。也就是说，第一倾斜表面220c可以将第一导电图案210与第一绝缘层220的单个上表面220a/220b分开。

第一倾斜表面220c可以相对于单个上表面220a/220b倾斜。第一倾斜表面220c和下保护层100之间的距离可以从单个上表面220a/220b朝向第一导电图案210增加。在一些实施方式中，第一倾斜表面220c和下保护层100之间的距离可以随着距单个上表面220a/220b的距离增加而增加，如图5B所示。第一倾斜表面220c的最高点TP可以位于与第一导电图案210的上表面210a相同的水平或者比上表面210a低的水平。即，第一倾斜表面220c可以是从单个上表面220a/220b斜向上延伸的表面。

根据一些实施方式，如图5C中所示，第一绝缘层220的第一上表面220a和第二上表面220b可以位于相同的水平。第一上表面220a和第二上表面220b可以是共面的并且可以是基本平坦的。第一上表面220a和第二上表面220b可以位于与第一导电图案210的上表面210a相同的水平。在一些实施方式中，第一上表面220a和第二上表面220b可以位于高于或低于第一导电图案210的上表面210a的水平。

第一绝缘层220的第一倾斜表面220c可以相对于第二上表面220b倾斜。第一倾斜表面220c和下保护层100之间的距离可以从第二上表面220b朝向第一导电图案210减小。在一些实施方式中，第一倾斜表面220c和下保护层100之间的距离可以随着距第二上表面220b的距离增加而减小，如图5C所示。详细地，第一倾斜表面220c的最低点LP和下保护层100之间的距离可以小于或等于第一导电图案210的上表面210a和下保护层100之间的距离。即，第一倾斜表面220c可以是从第二上表面220b斜向下延伸的表面。从下保护层100到第一倾斜表面220c的最低点LP的距离例如可以是从下保护层100到第一导电图案210的上表面210a的距离的0.5倍至1倍。半导体封装的再分布基板10'可以如以上参考图5A至图5C所述构造。

连接端子420可以设置在再分布基板10'上。外部端子(例如，图1中的外部端子120)可以设置在再分布基板10'的下方。半导体芯片20可以安装在再分布基板10'上。半导体芯片20可以通过提供在半导体芯片20的底表面上的连接端子420电连接到再分布基板10'。模制层30可以提供在再分布基板10'上。模制层30可以覆盖再分布基板10'的上表面上的半导体芯片20。

图6至图11示出截面图，示出了根据本发明构思的实施方式的制造半导体封装的方法。

参照图6，可以提供下保护层100。下保护层100可以包括第一区域RG1、围绕第一区域RG1的第二区域RG2以及设置在第一区域RG1和第二区域RG2之间的第三区域RG3。第一区域RG1可以是其中形成有第一布线层200(例如，图1中的第一布线层200)的第一导电图案210的区域，第二区域RG2和第三区域RG3每个可以是其中形成有第一布线层200的第一绝缘层220(例如，图1中的第一绝缘层220)的区域。

可以在下保护层100上形成包括第一绝缘层220和第一导电图案210的第一布线层200。在下文中，将参照图6和图7详细描述形成第一布线层的工艺。

参照图6，可以在下保护层100的第一区域RG1上形成第一导电图案210。例如，在下保护层100上形成籽晶层之后，可以在籽晶层上形成掩模以暴露第一区域RG1。此后，可以通过镀覆工艺等在掩模的图案中填充导电材料来形成第一导电图案210。在一些实施方式中，在下保护层100上形成导电膜之后，可以通过图案化导电膜来形成第一导电图案210。

第一绝缘膜222可以形成在下保护层100上。例如，可以通过在下保护层100上涂覆或沉积绝缘材料来形成第一绝缘膜222。绝缘材料的涂覆工艺可以包括旋涂工艺或辊涂工艺。绝缘材料可以包括光敏绝缘材料。例如，绝缘材料可以包括干膜抗蚀剂(DFR)和/或光可成像电介质(PID)。

第一绝缘膜222的厚度可以与之后要形成的第一绝缘层220(例如，图7中的第一绝缘层220)的厚度相同。第一绝缘膜222可以覆盖第一导电图案210。由于位于下保护层100的上表面上的第一导电图案210的厚度，设置在下保护层100和第一导电图案210上的第一绝缘膜222可以在与第一导电图案210相邻的第三区域RG3中被抬高。

第三区域RG3中的第一绝缘膜222的上表面可以从第二区域RG2朝向第一区域RG1逐渐升高。第一绝缘膜222可以在第一区域RG1和与第一区域RG1相邻的第三区域RG3中向上突出。在第一区域RG1和第三区域RG3上的第一绝缘膜222的上表面的高度可以比在第二区域RG2上的第一绝缘膜222的上表面的高度高。第二区域RG2上的第一绝缘膜222的上表面的高度可以与第一导电图案210的上表面的高度相同。在一些实施方式中，第二区域RG2上的第一绝缘膜222的上表面和第一导电图案210的上表面可以彼此共面，第一区域RG1和第三区域RG3上的第一绝缘膜222的上表面可以高于第二区域RG2上的第一绝缘膜222的上表面，如图6所示。

参照图7，可以在第一绝缘膜222上方提供第一光掩模PM1。第一光掩模PM1可以与第一绝缘膜222间隔开。第一光掩模PM1的图案PM1a可以暴露下保护层100的第一区域RG1和第三区域RG3。即，由第一光掩模PM1暴露的区域可以是第一绝缘膜222的一部分，并且是第一导电图案210所在的区域。第一光掩模PM1可以包括相移掩模(PSM)。例如，在第一光掩模PM1中，可以在石英基板上形成铬(Cr)图案，并且在石英基板和铬图案之间设置相移器。因此，可以提高第一光掩模PM1的分辨率。

可以去除第一绝缘膜222的一部分以形成第一绝缘层220。详细地，可以去除第一绝缘膜222的在第一区域RG1和第三区域RG3中的一部分。例如，可以使用第一光掩模PM1在第一绝缘膜222上执行曝光工艺。可以通过曝光工艺从第一区域RG1去除第一绝缘膜222的一部分222a以暴露第一导电图案210。另外，可以通过曝光工艺从第三区域RG3去除第一绝缘膜222的一部分222b以在第一绝缘膜222上形成第一凹陷RS1。第一凹陷RS1可以具有从第二区域RG2上的第一绝缘膜222的上表面220a朝向下保护层100凹进的形状。

在这种情况下，由于曝光工艺的变化或误差，通过去除第一绝缘膜222形成的第一凹陷RS1的深度可以在与第一导电图案210的侧表面210b相邻的区域中浅。详细地，第一绝缘膜222被去除的深度可以朝向第一导电图案210更浅。因此，第一凹陷RS1的第一侧表面220c可以形成为相对于第一凹陷RS1的底表面220b和第一导电图案210的侧表面210b倾斜。另外，由于工艺变化或曝光工艺的误差，第一绝缘膜222的厚度朝向第一光掩模PM1的图案PM1a的外侧(即，更靠近第二区域RG2)增加。去除的深度可以是浅的。因此，第一凹陷RS1可以不延伸穿过第一绝缘膜222。在一些实施方式中，第一凹陷RS1可以具有图7所示的形状。

如上所述，具有第一绝缘层220和第一导电图案210的第一布线层200可以形成在下保护层100上。

在示例实施方式中，可以在第一绝缘膜222的整个表面上执行曝光工艺。也就是说，可以在第一区域RG1、第二区域RG2和第三区域RG3上的第一绝缘膜222上执行曝光工艺。第一导电图案210可以通过曝光工艺在第一区域RG1上被暴露，第一绝缘膜222的形成在第二区域RG2和第三区域RG3上的上表面可以低于导电图案210的上表面210a。在这种情况下，可以形成根据图5A至图5C的实施方式的再分布基板。

当仅从第一区域RG1去除第一绝缘膜222时，第一绝缘膜222的突出部分可以保留。如图8所示，可以使用第一光掩模PM1'去除第一绝缘膜222'的在第一区域RG1上的一部分222a'以暴露第一导电图案210。例如，可以在第一区域RG1上执行蚀刻工艺，并且可以不在第二区域RG2和第三区域RG3上执行蚀刻工艺。

因此，可以保留第一绝缘膜222'的在第三区域RG3上向上突出的部分222b'。突出的第一绝缘膜222'的部分222b'可以具有位于比第一导电图案210的上表面210a高的水平的最上端。另外，第一绝缘膜222'的部分222b'可以具有位于比第一绝缘膜222'的在第二区域RG2上的上表面高的水平的最上端。因此，第一绝缘膜222'可以与第一导电图案210具有大的台阶。因此，可在随后执行的沉积工艺中形成诸如气隙的腔，或者可以在第一绝缘膜222'和第一导电图案210上产生杂质，这可能导致在再分布基板处的缺陷。

根据本发明构思的示例实施方式，可以去除第一绝缘膜222'的部分222b'。在第一绝缘膜222'的图案化工艺期间，可以在第一区域RG1和第三区域RG3上都执行曝光工艺，并且第一绝缘膜222'的上表面的高度可以等于或低于第一导电图案210。即，第一导电图案210和第一绝缘层220之间的台阶可以小，并且可以在随后描述的后续沉积工艺期间减少缺陷的发生。

可以在第一布线层200上形成包括第二导电图案310和第二绝缘层330的第二布线层300。形成第二布线层300的工艺可以与形成第一布线层200的工艺相同或相似。

参照图9，第二导电图案310和第三导电图案320可以形成在第一布线层200上。例如，在第一布线层200上形成籽晶层之后，可以形成暴露形成在第一导电图案210或第一绝缘层220上的一部分籽晶层的掩模。此后，可以通过使用镀覆工艺等在掩模的图案中填充导电材料来形成第二导电图案310。例如，在导电膜形成在第一布线层200上之后，可以通过图案化导电膜来形成第三导电图案320。

在这种情况下，导电膜可以形成为共形地覆盖第一绝缘层220的上表面。因此，第三导电图案320可以形成为从第一导电图案210的第一表面延伸到第一绝缘层220的上表面。详细地，可以在第三区域RG3上沿着第一绝缘层220的第一凹陷RS1的底表面形成第三导电图案320。在这种情况下，由于第一导电图案210和第一绝缘层220之间的台阶差小，因此当形成导电膜时，例如在与第一导电图案210和第一绝缘层220之间的界面相邻的第三导电图案320下方可以不形成气隙或杂质。第三导电图案320的厚度可以小于第二导电图案310的厚度。在一些实施方式中，第三导电图案320可以直接接触第一绝缘层220和第一凹陷RS1的表面并且可以沿着第一绝缘层220和第一凹陷RS1的这些表面具有均匀的厚度，如图9所示。如本文中所使用的“元件A和元件B之间的台阶差”(或类似语言)可以指元件A和元件B之间的高度差。

第二绝缘膜332可以形成在第一布线层200上。例如，第二绝缘膜332可以通过在第一布线层200上涂覆或沉积绝缘材料来形成。绝缘材料的涂覆工艺可以包括旋涂工艺或辊涂工艺。绝缘材料可以包括光敏绝缘材料。例如，绝缘材料可以包括干膜抗蚀剂(DFR)和/或光可成像电介质(PID)。在这种情况下，绝缘材料可以填充第一绝缘层220的第一凹陷RS1。也就是说，第二绝缘膜332可以与第一绝缘层220的顶表面、第一凹陷RS1的底表面和侧表面接触。

此时，由于第一导电图案210和第一绝缘层220之间的台阶差小，因此当涂覆绝缘材料时，例如在与第一导电图案210和第一绝缘层220之间的界面相邻的第二绝缘膜332下方可以不形成气隙或杂质。第二绝缘膜332可以覆盖第二导电图案310和第三导电图案320。由于位于第一布线层200的上表面上的第二导电图案310的厚度，涂覆在第一布线层200和第二导电图案310上的第二绝缘膜332可以在与第二导电图案310相邻的区域中被抬高。第二绝缘膜332可以从第二导电图案310向上突出。

参照图10，可以去除第二绝缘膜332的一部分以形成第二绝缘层330。形成第二绝缘层330的工艺可以与形成第一绝缘层220的工艺相同或相似。例如，可以在第二绝缘膜332上方提供第二光掩模PM2。第二光掩模PM2的图案PM2a可以暴露第二导电图案310和第二绝缘膜332的与第二导电图案310相邻的部分。

可以使用第二光掩模PM2在第二绝缘膜332上执行曝光工艺。详细地，可以去除第二绝缘膜332的在第二导电图案310上向上突出的部分332a。可以通过曝光工艺去除第二绝缘膜332的一部分332a以暴露第二导电图案310。此外，可以通过曝光工艺去除第二绝缘膜332的与第二导电图案310相邻的部分332b以在第二绝缘膜332上形成第二凹陷RS2。

根据本发明构思的示例实施方式，可以去除第二绝缘膜332的突出部分。在第二绝缘膜332的图案化工艺期间，可以在第二导电图案310和与第二导电图案310相邻的区域两者上执行曝光工艺，并且第二绝缘膜332的上表面的高度可以等于或低于第二导电图案310的顶表面。即，第二导电图案310和第二绝缘层330之间的台阶差可以小，并且在之后描述的沉积工艺中可以减少缺陷的发生。如上所述，可以在第一布线层200上形成包括第二绝缘层330、第二导电图案310和第三导电图案320的第二布线层300。

参照图11，可以在第二布线层300上形成上保护层400。例如，可以通过在第二布线层300上沉积或涂覆绝缘材料来形成上保护层400。例如，绝缘材料可以包括但不限于无机材料诸如硅氧化物(SiOx)、硅氮化物(SiNx)、硅氮氧化物(SiON)和/或聚酰胺基聚合物材料。在这种情况下，绝缘材料可以填充第二绝缘层330的第二凹陷RS2。即，上保护层400可以接触第二绝缘层330的上表面、第二凹陷RS2的底表面和侧表面。在这种情况下，由于第二导电图案310和第二绝缘层330之间的台阶差小，因此当涂覆绝缘材料时，例如在与第二导电图案310和第二绝缘层330之间的界面相邻的上保护层400下方可以不形成气隙或杂质。

返回参照图1、图2A和图2B，端子焊盘410和连接端子420可以形成在再分布基板10上。端子焊盘410可以形成在上保护层400上。例如，可以通过在上保护层400上执行蚀刻工艺来形成通孔。通孔可以暴露第二导电图案310的顶表面。此后，可以通过在通孔中填充导电材料来形成端子焊盘410。

连接端子420可以提供在端子焊盘410上。连接端子420可以包括焊球、焊料凸块等。

半导体芯片20可以安装在再分布基板10上。半导体芯片20可以例如以倒装芯片的方式安装。例如，半导体芯片20可以通过连接端子420安装在再分布基板10上。

模制层30可以形成在再分布基板10上。例如，在模制材料被涂覆在再分布基板10上以覆盖半导体芯片20之后，模制材料可以被固化以形成模制层30。

在根据本发明构思的实施方式的半导体封装的制造方法中，第一导电图案和第一绝缘层之间的台阶差或高度差可以小，并且可以在随后的沉积工艺期间减少缺陷的发生。因此，半导体封装的制造方法可以制造更可靠且包括较少缺陷的半导体封装。

本发明构思的各种有利的优点和效果不限于以上描述。本文已经公开了示例实施方式，并且尽管采用了特定术语，但是仅在一般的描述性意义上使用它们和解释它们，而不是出于限制的目的。在某些情况下，在本申请提交时对于本领域普通技术人员而言明显的是，结合特定实施方式描述的特征、特性和/或元件可以单独使用或与结合其他实施方式描述的特征、特性和/或元件组合使用，除非另外特别指出。因此，本领域技术人员将理解，可以在形式和细节上进行各种改变而不脱离如所附权利要求书中阐述的本发明构思的范围。

本申请要求于2019年9月19日向韩国专利局提交的韩国专利申请第10-2019-0115311号的优先权，其全部内容通过引用结合在此。