具体实施方式

以下描述提供了本申请的特定应用场景和要求，目的是使本领域技术人员能够制造和使用本申请中的内容。对于本领域技术人员来说，对所公开的实施例的各种局部修改是显而易见的，并且在不脱离本申请的精神和范围的情况下，可以将这里定义的一般原理应用于其他实施例和应用。因此，本申请不限于所示的实施例，而是与权利要求一致的最宽范围。

下面结合实施例和附图对本发明技术方案进行详细说明。

参考图1，其中，图1(a)为所述半导体衬底的俯视图；图1(b)为所述半导体衬底的截面图。提供半导体衬底100；在所述半导体衬底100中形成沟槽110，所述沟槽110中具有由部分半导体衬底构100成的若干分立的柱状结构120，所述若干柱状结构120呈阵列式分布。

所述半导体衬底100的材料可以为硅(Si)、锗(Ge)、绝缘体上硅(SOI)或绝缘体上锗(GOI)等。所述半导体衬底100可以是单晶硅、多晶硅、非晶硅中的一种。所述半导体衬底100还可以是生长有外延层的结构。

在本申请的一些实施例中，所述半导体衬底100为P型衬底，后续工艺中可以通过N型离子扩散工艺在所述P型衬底表面掺杂杂质离子形成第一电极层。在本申请的另一些实施例中，所述半导体衬底100为N型衬底，后续工艺中可以通过P型离子扩散工艺在所述N型衬底表面掺杂杂质离子形成第一电极层。

在本申请的一些实施例中，形成所述沟槽110的方法包括：在所述半导体衬底100上形成图形化的掩模层，所述图形化的掩模层用于定义所述沟槽110的位置；以所述图形化的掩模层为掩模，采用各向异性的干法刻蚀工艺对所述半导体衬底100进行刻蚀，形成所述沟槽110；采用各向异性的干法刻蚀工艺对所述半导体衬底100进行刻蚀之后，去除所述图形化的掩模层。

采用各向异性的干法刻蚀工艺对所述半导体衬底100进行刻蚀之后，去除所述图形化的掩模层之前，还可以使用氮气对沟槽110的内壁以及柱状结构120的表面进行热处理，以修复刻蚀损伤。对沟槽110的内壁以及柱状结构120的表面进行的过程中，所述热处理的温度为800摄氏度至1200摄氏度，例如900摄氏度、1000摄氏度或1100摄氏度等，所述热处理的时间为25分钟至40分钟，例如25分钟、30分钟、35分钟或40分钟等。

在本申请的一些实施例中，采用湿法刻蚀工艺去除所述图形化的掩模层，在去除所述图形化的掩模层的过程中，对所述沟槽的表面和所述柱状结构的表面进行清洗。

在本申请的一些实施例中，所述若干柱状结构120为圆柱体。参考图1(a)，在柱状结构120数量相同的情况下，采用圆柱结构可以使相邻柱状结构120之间的间距最大，容纳更多介电层，增加电容量。

在本申请的一些实施例中，所述若干柱状结构120的直径为0.2微米至0.8微米，例如0.2微米、0.4微米、0.6微米或0.8微米等。所述柱状结构120的直径越小，所述半导体衬底110中可以形成的所述柱状结构120的数量越多，电容器表面积越大，电容量越高，但过小的直径一方面会造成所述柱状结构120中第一电极的体积太小，影响电容器性能；另一方面会造成所述柱状结构120的高度和直径比例太大，结构不稳定，容易损伤。

在本申请的一些实施例中，所述若干柱状结构120的高度为20微米至50微米，例如20微米、30微米、40微米或50微米等。所述柱状结构120的高度越高，电容器的表面积越大，电容量越高，但对刻蚀工艺以及沉积工艺的要求会较高。

在本申请的一些实施例中，所述若干柱状结构120的相邻两排交错排列。参考图1(a)，所述呈阵列式分布的柱状结构120的相邻两排是交错排列的，并不是对齐的，这种排列方式可以使相同面积的半导体衬底上形成更多数量的所述柱状结构120。需要说明的是，附图中仅画出数个所述柱状结构120来说明所述柱状结构120的排列方式，所述柱状结构120的数量不被限制。

参考图2至图5，采用固态源扩散工艺在所述半导体衬底100的顶部表面、所述沟槽110的侧壁表面和底部表面、以及所述柱状结构120的侧壁表面和顶部表面形成第一电极层150。所述第一电极层150不会挤占沟槽110中后续形成的介电层的空间，可以增加电荷存储容量。通过控制所述固态源扩散工艺的工艺参数，所述固态源扩散工艺可以形成均匀性较好，尺寸和电阻率可控的第一电极层150。

参考图2，所述采用固态源扩散工艺形成所述第一电极层150的方法包括：在所述半导体衬底100表面、所述沟槽110表面以及所述若干柱状结构120表面形成掺杂源层130，所述掺杂源层130中具有扩散离子，所述扩散离子包括磷。例如，所述掺杂源层130的材料为PSG，所述PSG为掺杂有磷的氧化硅。在后续工艺中，可以使所述掺杂源层130中的磷扩散至所述半导体衬底100、所述沟槽110以及所述若干柱状结构120表面形成第一电极层150。

在本申请的一些实施例中，所述形成所述掺杂源层130的方法为TEOS以及TEPO沉积法。所述掺杂源层130的厚度为60纳米至100纳米，例如60纳米、80纳米或100纳米等；所述掺杂源层130中掺杂磷的浓度为15％至25％，例如15％、20％或25％等。

在本申请的一些实施例中，所述掺杂源层130中的掺杂离子也可以是除磷之外的其他类型掺杂离子，所述掺杂源层130的作用是为在在所述半导体衬底100的顶部表面、所述沟槽110的侧壁表面和底部表面、以及所述柱状结构120的侧壁表面和顶部表面扩散掺杂离子形成第一电极层150提供掺杂离子，只要所述掺杂源层130中的掺杂离子可以用于形成第一电极层即可。

参考图3，所述采用固态源扩散工艺形成所述第一电极层150的方法还包括：在所述掺杂源层130表面形成覆盖层140。在后续工艺中，需要使所述掺杂源层130中的磷扩散至所述半导体衬底100表面、所述沟槽110表面以及所述若干柱状结构120表面形成第一电极150。而根据扩散原理，物质会向浓度较低的方向扩散，因此，需要所述覆盖层140来使所述掺杂源层130中的磷能够扩散至所述半导体衬底100表面、所述沟槽110表面以及所述若干柱状结构120表面形成第一电极150，而不是聚集在所述掺杂源层130远离所述半导体衬底100表面、所述沟槽110表面以及所述若干柱状结构120表面的一侧。

在本申请的一些实施例中，形成所述覆盖层140的方法包括TEOS沉积法。所述覆盖层140的厚度为150纳米至250纳米，例如150纳米、200纳米或250纳米等。

在本申请的一些实施例中，所述覆盖层140的材料包括氧化硅或、氮化硅或碳化硅等。

参考图4，所述采用固态源扩散工艺形成所述第一电极层150的方法还包括：进行热驱动处理，使所述掺杂源层130中的扩散离子扩散至所述半导体衬底100的顶部表面、所述沟槽110侧壁和底部的部分半导体衬底100中、以及柱状结构120中，形成第一电极层150。所述第一电极层150不会挤占沟槽110中后续形成的介电层的空间，可以增加电荷存储容量。

在本申请的一些实施例中，所述若干柱状结构120完全被掺杂，所述第一电极层150位于所述半导体衬底100的顶部表面、所述沟槽110侧壁和底部的部分半导体衬底100中、以及柱状结构120中的整个区域。在本申请的另一些实施例中，所述若干柱状结构120只是部分被掺杂，所述第一电极层150位于所述半导体衬底100的顶部表面、所述沟槽110侧壁和底部的部分半导体衬底100中、以及柱状结构120中的侧壁区域和顶部区域。

在本申请的一些实施例中，所述热驱动处理为使用氮气对所述半导体衬底进行热驱动处理。所述热驱动处理的温度为800摄氏度至1200摄氏度，例如900摄氏度、1000摄氏度或1100摄氏度等；所述热驱动处理的时间为100分钟至150分钟，例如100分钟、120分钟或150分钟等。通过控制热驱动工艺的工艺参数，可以调整所述第一电极层150的尺寸、电阻率和均匀性等。

参考图5，所述采用固态源扩散工艺形成所述第一电极层150的方法还包括：去除所述掺杂源层130以及所述覆盖层140。所述掺杂源层和所述覆盖层140的作用就是形成所述第一电极层150，在形成所述第一电极层150后，需要去除所述掺杂源层130以及所述覆盖层140。

在本申请的一些实施例中，去除所述掺杂源层130以及所述覆盖层140的方法包括湿法刻蚀。

在本申请的另一些实施例中，形成所述第一电极层150的方法包括：对所述半导体衬底100的顶部表面、所述沟槽110侧壁和底部的部分半导体衬底100中、以及柱状结构120中的侧壁区域和顶部区域进行离子注入；进行离子注入之后，进行退火处理。

在本申请的还一些实施例中，形成所述第一电极层150的工艺包括沉积工艺；所述第一电极层150位于半导体衬底100之外且位于柱状结构120之外。

参考图6，在所述第一电极层150表面形成介电层160。

在本申请的一些实施例中，所述在所述第一电极层150表面形成介电层160的方法包括原子层沉积法。所述原子层沉积法可以形成均匀性好，阶梯覆盖性高的膜层。

在本申请的一些实施例中，所述介电层160为单层结构，所述介电层160的材料包括氧化硅或者氮化硅。

在本申请的另一些实施例中，所述介电层160为多层堆栈结构；所述介电层160包括第一介电子层161和位于第一介电子层161上的第二介电子层162；所述第一介电子层161的材料包括氧化硅，第二介电子层162的材料包括氮化硅。

形成所述第一介电子层161的方法包括：使用H₂、O₂以及HCD在高温条件下生长所述第一介电子层161，所述高温温度为500摄氏度至800摄氏度，例如500摄氏度、600摄氏度、700摄氏度或800摄氏度等，所述第一介电子层161的厚度为60纳米至100纳米，例如60纳米、80纳米或100纳米等。

在本申请的一些实施例中，生长所述第一介电子层161后，还可以用氮气在高温条件下对半导体衬底进行热处理。所述高温为700摄氏度至800摄氏度，例如700摄氏度、750摄氏度或800摄氏度等，所述热处理时间为100分钟至150分钟，例如100分钟、120分钟或150分钟等。

形成所述第二介电子层162的方法包括：使用SiH₂Cl₂在高温条件下生长所述第二介电子层162，所述高温温度为550摄氏度至650摄氏度，例如550摄氏度、580摄氏度、600摄氏度或650摄氏度等，所述第二介电子层162的厚度为100纳米至150纳米，例如100纳米、120纳米或150纳米等。

在本申请的另一些实施例中，所述介电层160还可以包括更多介电子层，例如第一介电子层、第二介电子层、第三介电子层以及第四介电子层等。

参考图7，在所述介电层160表面形成第二电极层170，所述第二电极层170填满柱状结构120周围的所述沟槽110。

在本申请的一些实施例中，形成所述第二电极层170的方法包括：使用SiH₄和PH₃在高温条件下生长所述第二电极层170。所述高温温度为600摄氏度至700摄氏度，例如600摄氏度、620摄氏度、650摄氏度或700摄氏度等。所述第二电极层170的厚度为250纳米至350纳米，例如250纳米、300纳米或350纳米等。

在本申请的一些实施例中，所述第二电极层170为N型掺杂的多晶硅，所述N型掺杂的掺杂浓度为2E20cm^-3。

在本申请的一些实施例中，所述第二电极层170的电阻率为1.5mΩ·cm至2mΩ·cm，例如1.5mΩ·cm、1.8mΩ·cm或2mΩ·cm等。

参考图8，所述半导体结构的形成方法还包括：在所述半导体衬底100上形成层间介电层180，在所述层间介电层180中形成贯穿所述层间介电层180并且分别电连接至所述第一电极层150和第二电极层170的多个接触结构190。需要说明的是，每个接触结构190只能单独电连接第一电极层150或第二电极层170，不能同时电连接第一电极层150和第二电极层170，因此，在形成所述层间介电层180之前，先刻蚀部分位于所述半导体衬底100上的所述第二电极层170，使所述第二电极层170不会完全遮挡住所述第一电极层150。

在本申请的一些实施例中，在所述接触结构190分别与所述第一电极层150和第二电极层170的接触面还可以形成有钝化层，所述钝化层可以降低所述第一电极层150和第二电极层170的电阻，增加导电性能。

在本申请的一些实施例中，所述钝化层的材料包括自对准多晶硅化物。

在本申请的一些实施例中，所述半导体结构的形成方法还包括在所述接触结构表面形成铝垫。

本发明技术方法提供的电容结构的形成方法中，在所述半导体衬底中形成沟槽，所述沟槽中具有由部分半导体衬底构成的若干分立的柱状结构，所述若干柱状结构呈阵列式分布，这样使得沟槽的开口率较高，其次，由于沟槽的开口率较高，因此有利于形成较深沟槽，这样所述沟槽的侧壁面积和底部面积较大的得到延展。而第一电极层部分沿着半导体衬底的顶部表面、所述沟槽的侧壁表面和底部表面形成，还沿着所述柱状结构的侧壁表面和顶部表面形成，因此使得第一电极层的有效面积增加。在所述第一电极层表面形成介电层，所述介电层沿着第一电极层的表面形成，因此第一电极层的有效面积增加。相应的，第二电极层与介电层相对的一侧的面积也增加。第二电极层、介电层和第一电极层构成电容结构。由此第二电极层、介电层和第一电极层在基板单位面积的有效面积增加，因此提高了电容结构的静电容量、耐击穿电压性，实现高密度硅电容器制造。综上，提高了电容结构的性能。

进一步，所述第一电极层位于所述半导体衬底的顶部表面、所述沟槽侧壁和底部的部分半导体衬底中、以及柱状结构中的侧壁区域和顶部区域，或者，所述第一电极层位于所述半导体衬底的顶部表面、所述沟槽侧壁和底部的部分半导体衬底中、以及柱状结构中的整个区域。也就是说，第一电极层不会占用所述沟槽的空间，这样使介电层和第二电极层有更多的填充空间，有利于提高介电层的厚度。这样使得电容结构的耐击穿电压性得到提高。其次，由于第一电极层不会占用所述沟槽的空间，且第一电极层位于沟槽侧壁和底部的部分半导体衬底中、以及柱状结构中，因此使得第一电极层和介电层接触的有效面积进一步得到提高，进一步提高电容结构的静电容量、耐击穿电压性。

本申请的实施例还提供一种半导体结构，参考图1和图8，所述半导体结构包括：半导体衬底100，所述半导体衬底100中具有沟槽110，沟槽110中具有由部分半导体衬底100构成的若干分立的柱状结构120，所述若干柱状结构120呈阵列式分布；第一电极层150，位于所述半导体衬底100的顶部表面、所述沟槽110的侧壁表面和底部表面、以及所述柱状结构120的侧壁表面和顶部表面；介电层160，位于所述第一电极层150表面；第二电极层170，位于所述介电层160表面，所述第二电极层170填满柱状结构120周围的所述沟槽110。

参考图8，所述半导体衬底100的材料可以为硅(Si)、锗(Ge)、绝缘体上硅(SOI)或绝缘体上锗(GOI)等。所述半导体衬底100可以是单晶硅、多晶硅、非晶硅中的一种。所述半导体衬底100还可以是生长有外延层的结构。

在本申请的一些实施例中，所述半导体衬底100为P型衬底，后续工艺中可以通过N型扩散工艺在所述P型衬底表面掺杂杂质离子形成第一电极150。在本申请的另一些实施例中，所述半导体衬底100为N型衬底，后续工艺中可以通过P型扩散工艺在所述N型衬底表面掺杂杂质离子形成第一电极150。

参考图1和图8，所述半导体衬底100中具有沟槽110，沟槽110中具有由部分半导体衬底100构成的若干分立的柱状结构120，所述若干柱状结构120呈阵列式分布。所述若干呈阵列式分布的柱状结构120在后续工艺中可以形成第一电极层150，这种呈阵列式分布的结构可以增加电容器表面积，从而增加电容量。

在本申请的一些实施例中，所述若干柱状结构120为圆柱体。参考图1(a)，在柱状结构120数量相同的情况下，采用圆柱结构可以使相邻柱状结构120之间的间距最大，容纳更多介电层，增加电容量。

在本申请的一些实施例中，所述若干柱状结构120的直径为0.2微米至0.8微米，例如0.2微米、0.4微米、0.6微米或0.8微米等。所述柱状结构120的直径越小，所述半导体衬底110中可以形成的所述柱状结构120的数量越多，电容器表面积越大，电容量越高，但过小的直径一方面会造成所述柱状结构120中第一电极的体积太小，影响电容器性能；另一方面会造成所述柱状结构120的高度和直径比例太大，结构不稳定，容易损伤。

在本申请的一些实施例中，所述若干柱状结构120的高度为20微米至50微米，例如20微米、30微米、40微米或50微米等。所述柱状结构120的高度越高，电容器的表面积越大，电容量越高，但对刻蚀工艺以及沉积工艺的要求会较高。

在本申请的一些实施例中，所述若干柱状结构120的相邻两排交错排列。参考图1(a)，所述呈阵列式分布的柱状结构120的相邻两排是交错排列的，并不是对齐的，这种排列方式可以使相同面积的半导体衬底上形成更多数量的所述柱状结构120。需要说明的是，附图中仅画出数个所述柱状结构120来说明所述柱状结构120的排列方式，所述柱状结构120的数量不被限制。

参考图2，形成所述第一电极层150的方法包括：在所述半导体衬底100表面、所述沟槽110表面以及所述若干柱状结构120表面形成掺杂源层130，所述掺杂源层130中具有扩散离子，所述扩散离子包括磷。例如，所述掺杂源层130的材料为PSG，所述PSG为掺杂有磷的氧化硅。在后续工艺中，可以使所述掺杂源层130中的磷扩散至所述半导体衬底100、所述沟槽110以及所述若干柱状结构120表面形成第一电极层150。。

在本申请的一些实施例中，所述掺杂源层130的厚度为60纳米至100纳米，例如60纳米、80纳米或100纳米等；所述掺杂源层130中掺杂磷的浓度为15％至25％，例如15％、20％或25％等。

参考图3，形成第一电极层150的方法还包括：在所述掺杂源层130表面形成覆盖层140。在后续工艺中，需要使所述掺杂源层130中的磷扩散至所述半导体衬底100表面、所述沟槽110表面以及所述若干柱状结构120表面形成第一电极150。而根据扩散原理，物质会向浓度较低的方向扩散，因此，需要所述覆盖层140来使所述掺杂源层130中的磷能够扩散至所述半导体衬底100表面、所述沟槽110表面以及所述若干柱状结构120表面形成第一电极150，而不是聚集在所述掺杂源层130远离所述半导体衬底100表面、所述沟槽110表面以及所述若干柱状结构120表面的一侧。在本申请的一些实施例中，所述覆盖层140的厚度为150纳米至250纳米，例如150纳米、200纳米或250纳米等。

在本申请的一些实施例中，所述覆盖层140的材料包括氧化硅或、氮化硅或碳化硅等。

参考图4，所述第一电极层150的形成方法还包括：进行热驱动处理，使所述掺杂源层130中的扩散离子扩散至所述半导体衬底100的顶部表面、所述沟槽110侧壁和底部的部分半导体衬底100中、以及柱状结构120中，形成第一电极层150。所述第一电极层150不会挤占沟槽110中后续形成的介电层的空间，可以增加电荷存储容量。

在本申请的一些实施例中，所述若干柱状结构120完全被掺杂，所述第一电极层150位于所述半导体衬底100的顶部表面、所述沟槽110侧壁和底部的部分半导体衬底100中、以及柱状结构120中的整个区域。在本申请的另一些实施例中，所述若干柱状结构120只是部分被掺杂，所述第一电极层150位于所述半导体衬底100的顶部表面、所述沟槽110侧壁和底部的部分半导体衬底100中、以及柱状结构120中的侧壁区域和顶部区域。

在本申请的一些实施例中，所述热驱动工艺为使用氮气对所述半导体衬底进行热驱动处理。所述热驱动处理的温度为800摄氏度至1200摄氏度，例如900摄氏度、1000摄氏度或1100摄氏度等；所述热驱动处理的时间为100分钟至150分钟，例如100分钟、120分钟或150分钟等。通过控制热驱动工艺的工艺参数，可以调整所述第一电极150的尺寸、电阻率和均匀性等。

参考图5，所述第一电极层150的形成方法还包括：去除所述掺杂源层130以及所述覆盖层140。所述掺杂源层和所述覆盖层140的作用就是形成所述第一电极层150，在形成所述第一电极层150后，需要去除所述掺杂源层130以及所述覆盖层140。

在本申请的另一些实施例中，形成所述第一电极层150的方法包括：对所述半导体衬底100的顶部表面、所述沟槽110侧壁和底部的部分半导体衬底100中、以及柱状结构120中的侧壁区域和顶部区域进行离子注入；进行离子注入之后，进行退火处理。

在本申请的还一些实施例中，形成所述第一电极层150的工艺包括沉积工艺；所述第一电极层150位于半导体衬底100之外且位于柱状结构120之外。

继续参考图8，所述第一电极层150表面形成有介电层160。

在本申请的一些实施例中，所述介电层160为单层结构，所述介电层160的材料包括氧化硅或者氮化硅。

在本申请的另一些实施例中，所述介电层160为多层堆栈结构；所述介电层160包括第一介电子层161和位于第一介电子层161上的第二介电子层162；所述第一介电子层161的材料包括氧化硅，第二介电子层162的材料包括氮化硅。

所述第一介电子层161的厚度为60纳米至100纳米，例如60纳米、80纳米或100纳米等。所述第二介电子层162的厚度为100纳米至150纳米，例如100纳米、120纳米或150纳米等。

在本申请的另一些实施例中，所述介电层160还可以包括更多介电子层，例如第一介电子层、第二介电子层、第三介电子层以及第四介电子层等。

参考图7，在所述介电层160表面形成第二电极层170，所述第二电极层170填满柱状结构120周围的所述沟槽110。

在本申请的一些实施例中，所述第二电极层170的厚度为250纳米至350纳米，例如250纳米、300纳米或350纳米等。

在本申请的一些实施例中，所述第二电极层170为N型掺杂的多晶硅，所述N型掺杂的掺杂浓度为2E20cm^-3。

在本申请的一些实施例中，所述第二电极层170的电阻率为1.5mΩ·cm至2mΩ·cm，例如1.5mΩ·cm、1.8mΩ·cm或2mΩ·cm等。

继续参考图8，所述半导体结构还包括位于所述半导体衬底100上的层间介电层180，贯穿所述层间介电层180并且分别电连接至所述第一电极层150和第二电极层170的多个接触结构190。需要说明的是，每个接触结构190只能单独电连接第一电极层150或第二电极层170，不能同时电连接第一电极层150和第二电极层170，因此，部分位于所述半导体衬底100上的所述第二电极层170被刻蚀去除，使所述第二电极层170不会完全遮挡住所述第一电极层150。

在本申请的一些实施例中，在所述接触结构190分别与所述第一电极层150和第二电极层170的接触面还可以形成有钝化层，所述钝化层可以降低所述第一电极层150和第二电极层170的电阻，增加导电性能。

在本申请的一些实施例中，所述钝化层的材料包括自对准多晶硅化物。

在本申请的一些实施例中，所述半导体结构还包括形成于所述接触结构表面的铝垫。

本发明技术方法提供的电容结构中，在所述半导体衬底中形成沟槽，所述沟槽中具有由部分半导体衬底构成的若干分立的柱状结构，所述若干柱状结构呈阵列式分布，这样使得沟槽的开口率较高，其次，由于沟槽的开口率较高，因此有利于形成较深沟槽，这样所述沟槽的侧壁面积和底部面积较大的得到延展。而第一电极层部分沿着半导体衬底的顶部表面、所述沟槽的侧壁表面和底部表面形成，还沿着所述柱状结构的侧壁表面和顶部表面形成，因此使得第一电极层的有效面积增加。在所述第一电极层表面形成介电层，所述介电层沿着第一电极层的表面形成，因此第一电极层的有效面积增加。相应的，第二电极层与介电层相对的一侧的面积也增加。第二电极层、介电层和第一电极层构成电容结构。由此第二电极层、介电层和第一电极层在基板单位面积的有效面积增加，因此提高了电容结构的静电容量、耐击穿电压性，实现高密度硅电容器制造。综上，提高了电容结构的性能。

进一步，所述第一电极层位于所述半导体衬底的顶部表面、所述沟槽侧壁和底部的部分半导体衬底中、以及柱状结构中的侧壁区域和顶部区域，或者，所述第一电极层位于所述半导体衬底的顶部表面、所述沟槽侧壁和底部的部分半导体衬底中、以及柱状结构中的整个区域。也就是说，第一电极层不会占用所述沟槽的空间，这样使介电层和第二电极层有更多的填充空间，有利于提高介电层的厚度。这样使得电容结构的耐击穿电压性得到提高。其次，由于第一电极层不会占用所述沟槽的空间，且第一电极层位于沟槽侧壁和底部的部分半导体衬底中、以及柱状结构中，因此使得第一电极层和介电层接触的有效面积进一步得到提高，进一步提高电容结构的静电容量、耐击穿电压性。

综上所述，在阅读本申请内容之后，本领域技术人员可以明白，前述申请内容可以仅以示例的方式呈现，并且可以不是限制性的。尽管这里没有明确说明，本领域技术人员可以理解本申请意图囊括对实施例的各种合理改变，改进和修改。这些改变，改进和修改都在本申请的示例性实施例的精神和范围内。

应当理解，本实施例使用的术语″和/或″包括相关联的列出项目中的一个或多个的任意或全部组合。应当理解，当一个元件被称作″连接″或″耦接″至另一个元件时，其可以直接地连接或耦接至另一个元件，或者也可以存在中间元件。

类似地，应当理解，当诸如层、区域或衬底之类的元件被称作在另一个元件″上″时，其可以直接在另一个元件上，或者也可以存在中间元件。与之相反，术语″直接地″表示没有中间元件。还应当理解，术语″包含″、″包含着″、″包括″或者″包括着″，在本申请文件中使用时，指明存在所记载的特征、整体、步骤、操作、元件和/或组件，但并不排除存在或附加一个或多个其他特征、整体、步骤、操作、元件、组件和/或它们的组。

还应当理解，尽管术语第一、第二、第三等可以在此用于描述各种元件，但是这些元件不应当被这些术语所限制。这些术语仅用于将一个元件与另一个元件区分开。因此，在没有脱离本申请的教导的情况下，在一些实施例中的第一元件在其他实施例中可以被称为第二元件。相同的参考标号或相同的参考标记符在整个说明书中表示相同的元件。

此外，本申请说明书通过参考理想化的示例性截面图和/或平面图和/或立体图来描述示例性实施例。因此，由于例如制造技术和/或容差导致的与图示的形状的不同是可预见的。因此，不应当将示例性实施例解释为限于在此所示出的区域的形状，而是应当包括由例如制造所导致的形状中的偏差。例如，被示出为矩形的蚀刻区域通常会具有圆形的或弯曲的特征。因此，在图中示出的区域实质上是示意性的，其形状不是为了示出器件的区域的实际形状也不是为了限制示例性实施例的范围。