阅读说明：本技术 覆晶封装基板及其制法 (Flip chip package substrate and method for fabricating the same ) 是由 陈文彰 许诗滨 胡竹青 于 2020-04-24 设计创作，主要内容包括：本发明公开了一种覆晶封装基板及一种制作覆晶封装基板的方法,覆晶封装基板包括：一第一导电线路及一第一导电通道,设于一第一介电材料层内,其中该第一导电通道呈柱状设于该第一导电线路上,且该第一导电通道的顶面及底面皆未被该第一介电材料层覆盖,且一保护层设于该第一导电线路的底面；一第二介电材料层,设于该第一介电材料层上；一第二导电线路、一第二导电通道及一导电垫片,设于该第二介电材料层内,其中该第二导电线路设于该第一导电通道的顶面上,该第二导电通道呈柱状设于该第二导电线路上,该导电垫片设于该第二导电通道上,且该导电垫片的顶面未被该第二介电材料层覆盖；以及一镍钯金层,电镀形成设于该导电垫片的顶面上。(The invention discloses a flip chip package substrate and a method for manufacturing the same, the flip chip package substrate comprises: a first conductive circuit and a first conductive channel disposed in a first dielectric material layer, wherein the first conductive channel is disposed on the first conductive circuit in a columnar shape, and the top and bottom surfaces of the first conductive channel are not covered by the first dielectric material layer, and a protective layer is disposed on the bottom surface of the first conductive circuit; a second dielectric material layer disposed on the first dielectric material layer; a second conductive trace, a second conductive channel and a conductive pad disposed in the second dielectric material layer, wherein the second conductive trace is disposed on the top surface of the first conductive channel, the second conductive channel is disposed on the second conductive trace in a columnar shape, the conductive pad is disposed on the second conductive channel, and the top surface of the conductive pad is not covered by the second dielectric material layer; and a nickel-palladium gold layer formed on the top surface of the conductive pad by electroplating.)

覆晶封装基板及其制法

技术领域

本发明有关一种覆晶封装基板及其制法，特别是一种适用于高速运算集成电路的覆晶封装基板及其制法。

背景技术

新一代电子产品不仅追求轻薄短小的高密度，更有朝向高速运算发展的趋势；因此，集成电路(Integrated Circuit，简称IC)技术及其后端的芯片封装技术亦随之进展，以满足高速运算集成电路对于散热能力和线路阻抗的要求。

由于层间材料匹配性不佳(mis-match)，现有的覆晶封装基板常会发生严重的板弯翘(Warpage)。为防治或改善板弯翘问题，现有技术或使用承载板(Carrier)、或使封装基板结构变厚、或如图1所示的具有多层导线12的封装基板10，其中该多层导线12的上下表面被施以化学沉积金属层的表面处理，且该封装基板10的最外层则以防焊层14(Soldermask，或俗称的“绿漆”)加以覆盖保护；然而上述方式皆会造成封装基板额外的制作成本以及散热效果差等质量问题。此外，亦有现有技术采用有玻璃纤维(glass fiber)及聚丙烯(polypropylene，简称PP)的发泡聚丙烯(Expanded polypropylene，简称EPP)结构，并使用双面对称的防焊层来防止板弯翘产生，但其中的聚丙烯(PP)将导致封装基板制程必须采用昂贵的激光钻孔加工，而激光钻孔加工又易带来微粒杂质造成封装基板成品合格率降低，且防焊层会有易吸水、增加成本、降低可靠度、封装后易产生剥离现象等缺点。因此，有必要发展新的封装基板技术，以对治及改善上述的问题。

发明内容

本发明一实施例提供一种覆晶封装基板，其包括：一第一导电线路及一第一导电通道，设于一第一介电材料层内，其中该第一导电通道呈柱状设于该第一导电线路上，且该第一导电通道的顶面及底面皆未被该第一介电材料层覆盖，且一保护层设于该第一导电线路的底面；一第二介电材料层，设于该第一介电材料层上；一第二导电线路、一第二导电通道及一导电垫片，设于该第二介电材料层内，其中该第二导电线路设于该第一导电通道的顶面上，该第二导电通道呈柱状设于该第二导电线路上，该导电垫片设于该第二导电通道上，且该导电垫片的顶面未被该第二介电材料层覆盖；以及一镍钯金层，电镀形成设于该导电垫片的顶面上。

在一实施例中，该保护层的组成不包含硫化物，且该保护层为该第一导电线路的该底面被施以抗氧化(Anti-Tarnish)处理所形成。

在一实施例中，该保护层的厚度不大于60nm。

在一实施例中，该镍钯金层的厚度不大于20nm。

在一实施例中，该第一导电线路底面的保护层被去除，部分该第一导电线路的底面覆晶接置一电路芯片，且一第三介电材料层包覆该电路芯片及其他该第一导电线路的底面。

本发明另一实施例提供一种制作覆晶封装基板的方法，其包括：提供一承载板；形成一第一导电线路、一第一导电通道及一第一介电材料层于该承载板上，其中该第一导电线路形成于该承载板上，该第一导电通道呈柱状形成于该第一导电线路上，且该第一介电材料层包覆该第一导电线路及该第一导电通道，再部分移除该第一介电材料层，以露出该第一导电通道的顶面；形成一第二导电线路、一第二导电通道、一导电垫片及一第二介电材料层于该第一介电材料层上，其中该第二导电线路形成于该第一导电通道的顶面上，该第二导电通道呈柱状形成于该第二导电线路上，该导电垫片形成于该第二导电通道上，且该第二介电材料层包覆该第二导电线路、该第二导电通道及该导电垫片，再部分移除该第二介电材料层，以露出该导电垫片的顶面；利用电镀技术，形成一镍钯金层于该导电垫片的顶面上；以及移除该承载板，并通过抗氧化(Anti-Tarnish)处理，形成一保护层于该第一导电线路的底面。

在一实施例中，该保护层的组成不包含硫化物，且该保护层为该第一导电线路的该底面被施以抗氧化处理所形成。

在一实施例中，该保护层的厚度不大于60nm。

在一实施例中，该镍钯金层的厚度不大于20nm。

在一实施例中，该制法进一步包括：高温烘烤去除该保护层，覆晶接置一电路芯片于该第一介电材料层下，使得该电路芯片的接脚直接连接该第一导电线路裸露的底面，并形成一第三介电材料层于该第一介电层下以包覆该电路芯片。

在一实施例中，该制法进一步包括：形成一锡球于该导电垫片顶面的镍钯金层上。

附图说明

图1为现有技术的封装基板的剖面结构图。

图2为根据本发明第一实施例的覆晶封装基板的剖面结构图。

图3为根据本发明第二实施例的半导体覆晶封装件的剖面结构图。

图4～图7分别对应第一实施例覆晶封装基板的各个制程步骤的结构剖面图。

附图标记说明：10-封装基板；12-多层导线；14-防焊层；100-覆晶封装基板；110-承载板；115-保护胶膜；120-第一介电材料层；122-第一导电线路；124-第一导电通道；130-第二介电材料层；132-第二导电线路；134-第二导电通道；136-导电垫片；140-镍钯金层；150-保护层；160-电路芯片；162-接脚；200-半导体覆晶封装件。

具体实施方式

为使对本发明的特征、目的及功能有更进一步的认知与了解，兹配合图式详细说明本发明的实施例如下。在所有的说明书及图示中，将采用相同的元件编号以指定相同或类似的元件。

在各个实施例的说明中，当一元素被描述是在另一元素的“上方/上”或“下方/下”，指直接地或间接地在该另一元素之上或之下的情况，其可能包含设置于其间的其他元素；所谓的“直接地”指其间并未设置其他中介元素。“上方/上”或“下方/下”等的描述以图式为基准进行说明，但亦包含其他可能的方向转变。所谓的“第一”、“第二”及“第三”用以描述不同的元素，这些元素并不因为此类谓辞而受到限制。为了说明上的便利和明确，图式中各元素的厚度或尺寸，以夸张或省略或概略的方式表示，且各元素的尺寸并未完全为其实际的尺寸。

图2为根据本发明第一实施例的覆晶封装基板100的剖面结构图，该覆晶封装基板100包含一第一介电材料层120、一第二介电材料层130、一镍钯金层140以及一保护层150。其中，该第一介电材料层120包含设于其内的一第一导电线路122及一第一导电通道124，该第一导电通道124设于该第一导电线路122上，且该第一导电通道124的顶面及该第一导电线路120的底面皆未被该第一介电材料层120所覆盖；该第二介电材料层130设于该第一介电材料层120上，并包含设于其内的一第二导电线路132、一第二导电通道134及一导电垫片136，其中该第二导电线路132设于该第一导电通道124上，并且二者直接电性连接，该第二导电通道134设于该第二导电线路132上，该导电垫片136设于该第二导电通道134上，且该导电垫片136的顶面未被该第二介电材料层130所覆盖；该镍钯金层140以电镀形成设于该导电垫片136的顶面上，且未被该第二介电材料层130所覆盖；该保护层150设于该第一导电线路122的底面下，且未被该第一介电材料层120所覆盖。

图3为根据本发明第二实施例的半导体覆晶封装件200的剖面结构图。该半导体覆晶封装件200以上述第一实施例覆晶封装基板100为基础，先利用高温烘烤该覆晶封装基板100，以去除该第一导电线路122底面的该保护层150，再以覆晶方式接置一电路芯片160于该第一导电线路122的底面上，使得该电路芯片160的接脚162直接连接该第一导电线路122，再通过第三介电材料层170将该电路芯片160及该覆晶封装基板100整个封装成该半导体覆晶封装件200，如图3所示。上述“直接连接”将有利于该电路芯片160通过该覆晶封装基板100来进行散热，并减小该电路芯片160向外连接的线路阻抗。

上述实施例的覆晶封装基板100及半导体覆晶封装件200，主要应用于高速运算集成电路的封装，因此它必须能满足高速运算集成电路对于散热能力和线路阻抗的要求。为提高该覆晶封装基板100的散热能力及减小其线路阻抗，首先，该第一导电通道124与该第二导电通道134可以是金属柱状物，例如铜柱，且其横截面形状可以是圆形或其他任何形状，并在合理范围内尽可能增大其横截面面积。

第二，该第一导电线路122与该第二导电线路132可在合理范围内尽可能增大其厚度，例如不小于30μm，这可利用高电流电镀技术来达成，以避免一般电镀技术所需电镀时间过长导致均匀性差的缺点。

第三，该保护层150为该第一导电线路122的底面通过抗氧化(Anti-Tarnish)处理(例如浸泡药水)所形成厚度不大于60nm的薄层，且其组成不包含硫化物。该保护层150的厚度很薄，在后续电路芯片160设置于该第一导电线路122上之前，该覆晶封装基板100会先经过高温烘烤，使得该保护层150被清除，该电路芯片160的接脚162将直接连接到该第一导电线路122，如图3所示，从而此“直接连接”将有利于该电路芯片160通过该覆晶封装基板100来进行散热，并减小该电路芯片160向外连接的线路阻抗。此外，通过该可被烘烤去除的保护层150取代现有技术所使用的防焊层14(Solder mask，或俗称的“绿漆”，如图1所示)，如此的结构特征使然，将使第一介电材料层120与第三介电材料层170之间没有防焊层14的阻隔，因此能快速的传导散热，进而有效改善传统防焊层14所导致的板弯翘(Warpage)及散热效果差等问题。

此外，通过该承载板110、该第一导电线路122、该第一导电通道124、该第二导电线路132、该第二导电通道134及该导电垫片136所组成的导电通路，使能通过成本低廉的电镀制程来电镀形成厚度不大于20nm的镍钯金层140于该导电垫片136的顶面上，且亦能通过电镀制程来确实控制镍钯金层140的表面粗糙度，以达到保护该导电垫片136顶面的功能及强化后续与锡球的结合接口，因此不须使用可靠度较差且成本较高的无电电镀制程(Non-Plating Line，简称NPL)来形成镍钯金层140，所以除了能大幅提高镍钯金层140的质量外，又可大幅降低制造成本。

以下将说明本发明第一实施例的覆晶封装基板100的制作方法及程序。以下请参照图4～图7及图2、图3，其分别对应上述第一实施例覆晶封装基板100及第二实施例半导体覆晶封装件200的各个制程步骤的结构剖面图。

首先，如图4所示，提供一承载板110，其为金属基板或是表面镀有金属层的介电材质基板，用以承载或支持该覆晶封装基板100的后续制程，例如制作该覆晶封装基板100的导电线路。上述基板的金属成分包含铁(Fe)、铜(Cu)、镍(Ni)、锡(Sn)、铝(Al)、镍/金(Ni/Au)及其组合或合金，但本发明不以此为限。接着，可通过增层制程(Build-up Process)，例如半加成法(Semi-additive)，以电镀技术来制作第一导电线路122及第一导电通道124于该承载板110上；其中，该第一导电通道124为金属柱状物(例如铜柱)且其横截面形状可以是圆形或其他任何形状，该第一导电线路122可利用高电流电镀技术来制作，使其厚度不小于30μm。接着再利用铸模技术，使该第一介电材料层120包覆该承载板110、该第一导电线路122及该第一导电通道124，再以研磨技术移除部分的该第一介电材料层120，以露出该第一导电通道124的顶面。

接着，如图5所示，再通过增层制程(Build-up Process)，例如半加成法(Semi-additive)，以电镀技术来制作第二导电线路132、第二导电通道134及导电垫片136于该第一介电材料层120上；其中，该第二导电通道134为金属柱状物(例如铜柱)且其横截面形状可以是圆形或其他任何形状，该第二导电线路132、导电垫片136可利用高电流电镀技术来制作，使其厚度不小于30μm，且该第二导电线路132连接该第一导电通道124的顶面。再利用铸模技术，使该第二介电材料层130包覆该第一介电材料层120、该第二导电线路132、该第二导电通道134及该导电垫片136，再以研磨技术移除部分的该第二介电材料层130，以露出该导电垫片136的顶面。

接着，如图6所示，黏贴一保护胶膜115于该承载板110的底面，接着再对整个封装基板半成品进行金属蚀刻处理，使得该导电垫片136被部分移除，其顶面将较该第二介电材料层130的顶面向下凹陷。

接着，如图7所示，由该承载板110、该第一导电线路122、该第一导电通道124、该第二导电线路132、该第二导电通道134及该导电垫片136所组成的导电通路，因而得以利用成本低廉的电镀制程于该导电垫片136的顶面上形成电镀金属层，并有效控制电镀金属层的表面粗糙度，亦即可将合适的电源施加于该承载板110，进而对该导电垫片136的顶面进行贵金属薄层的电镀。在本实施例中，上述的贵金属为镍钯金(Ni-Pb-Au)；因此，一厚度不大于20nm的镍钯金层140形成于该导电垫片136的顶面上。

接着，一并移除该保护胶膜115与该承载板110，再对该第一导电线路122的底面进行抗氧化(Anti-Tarnish)处理，例如浸泡药水，从而于其上形成一厚度不大于60nm的保护层150，如图2所示。该保护层150的厚度很薄，在后续电路芯片160设置于该第一导电线路122上之前，该覆晶封装基板100会先经过高温烘烤，使得该保护层150被清除，进而得令该电路芯片160的接脚162可直接连接该第一导电线路122，接着再利用铸模技术，使第三介电材料层170将该电路芯片160及该覆晶封装基板100整个封装成该半导体覆晶封装件200(即第三介电材料层170与第一介电材料层120之间没有任何的阻隔物以利于传导散热)，如图3所示。上述“直接连接”将有利于该电路芯片160通过该覆晶封装基板100来进行散热，并减小该电路芯片160向外连接的线路阻抗。此外，于该导电垫片136顶面上的该镍钯金层140上可进一步形成锡球，使该覆晶封装基板100成为一更完整的封装产品。

再者，以上所述的第一介电材料层120、第二介电材料层130及第三介电材料层170，可相同/不相同为含有填充剂(例如二氧化硅或氧化铝)而不包含玻纤的有机介电材(具体地，该有机介电材的种类还包含铸模化合物、环氧模压树脂(EMC)或底层涂料)或不包含玻纤的无机介电材(如绝缘氧化物)等所组成。

以上所述，仅为本发明的较佳实施例，不能以此限制本发明的范围。凡依本发明申请专利范围所做的均等变化及修饰，仍将不失本发明的要义所在，亦不脱离本发明的精神和范围，都应视为本发明的进一步实施状况。