芯片封装结构及其制造方法
阅读说明：本技术 芯片封装结构及其制造方法 (Chip packaging structure and manufacturing method thereof ) 是由 张简上煜 徐宏欣 林南君 于 2019-06-14 设计创作，主要内容包括：本发明提供一种芯片封装结构,其包括第一芯片、第二芯片、第一模封体、多个第一穿模导孔、多个第二穿模导孔以及第一线路层。第二芯片堆叠于第一芯片上。第一模封体覆盖第一芯片及第二芯片。第一穿模导孔位于第一模封体内且电性连接于第一芯片。第二穿模导孔位于第一模封体内且电性连接于第二芯片。第一线路层于第一模封体上且电性连接于第一穿模导孔及第二穿模导孔。多个第一穿模导孔之间具有第一间距。多个第二穿模导孔之间具有第二间距。第一间距大于第二间距。一种芯片封装结构的制造方法亦被提供。(The invention provides a chip packaging structure which comprises a first chip, a second chip, a first mold packaging body, a plurality of first through mold guide holes, a plurality of second through mold guide holes and a first circuit layer. The second chip is stacked on the first chip. The first mold package covers the first chip and the second chip. The first through mold via is located in the first mold package and electrically connected to the first chip. The second die through guide hole is positioned in the first die seal body and is electrically connected to the second chip. The first circuit layer is arranged on the first mold sealing body and is electrically connected with the first mold through guide hole and the second mold through guide hole. A first interval is formed among the first die penetrating guide holes. And a second interval is formed among the second die penetrating guide holes. The first pitch is greater than the second pitch. A method for manufacturing the chip package structure is also provided.)
技术领域
本发明涉及一种电子元件及其制造方法，尤其涉及一种芯片封装结构及其制造方法。
背景技术
在电子元件(如：面板级封装(Panel Level Packaging，PLP)或晶圆级封装(WaferLevel Packaging，WLP))的制程中，用于微影蚀刻(photolithography)的光罩价格昂贵。
发明内容
本发明提供一种芯片封装结构及其制造方法，其制造方法较为简单且成本较为低廉。
本发明的芯片封装结构包括第一芯片、第二芯片、第一模封体、多个第一穿模导孔、多个第二穿模导孔以及第一线路层。第二芯片堆叠于第一芯片上。第一模封体覆盖第一芯片及第二芯片。第一穿模导孔位于第一模封体内且电性连接于第一芯片。第二穿模导孔位于第一模封体内且电性连接于第二芯片。第一线路层于第一模封体上且电性连接于第一穿模导孔及第二穿模导孔。多个第一穿模导孔之间具有第一间距。多个第二穿模导孔之间具有第二间距。第一间距大于第二间距。
本发明的芯片封装结构的制造方法包括以下步骤。提供载板。配置第一芯片于载板上。配置第二芯片于第一芯片上。形成第一模封体于载板上，且第一模封体覆盖第一芯片及第二芯片。形成多个第一穿模导孔于第一模封体内，且多个第一穿模导孔电性连接于第一芯片。形成多个第二穿模导孔于第一模封体内，且多个第二穿模导孔电性连接于第二芯片。形成第一线路层于第一模封体上，且第一线路层电性连接于多个第一穿模导孔及多个第二穿模导孔。于形成第一线路层之后，移除载板。
基于上述，在芯片封装结构中，芯片与线路层之间是经由模封体而彼此分隔，且芯片与线路层之间是经由穿模导孔而彼此电性连接。因此，芯片封装结构的制造方法较为简单且成本较为低廉。
为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合所附附图作详细说明如下。
附图说明
图1A至图1J示出本发明的一实施例的一种芯片封装结构的部分制造方法的侧视示意图。
图2A及图2B示出本发明的一实施例的一种芯片封装结构的部分制造方法的部分上视示意图。
【符号说明】
100：芯片封装结构
110：第一芯片
111：第一连接垫
112：保护层
110a：第一主动面
110b：第一背面
110s：第一侧壁
120：第二芯片
121：第二连接垫
122：保护层
120a：第二主动面
120b：第二背面
120s：第二侧壁
130：第一模封体
130a：顶面
131：第一穿模开口
131s：第一内壁
132：第二穿模开口
132s：第二内壁
141：第一穿模导孔
141a：第一顶端
141b：第一底端
141d：第一孔径
141h：第一高度
142：第二穿模导孔
142a：第二顶端
142b：第二底端
142d：第二孔径
142h：第二高度
145：第一线路层
150：第二模封体
150a：顶面
151：第三穿模开口
151s：第三内壁
161：第三穿模导孔
165：第二线路层
170：第三模封体
181：第四穿模导孔
185：第三线路层
190：导电端子
10：载板
11：离型层
12：粘着层
13、14：离子等离子体
P1：第一间距
P2：第二间距
具体实施方式
本文所使用的方向用语(例如，上、下、右、左、前、后、顶部、底部)仅作为参看所绘附图使用且不意欲暗示绝对定向。
除非另有明确说明，否则本文所述任何方法绝不意欲被解释为要求按特定顺序执行其步骤。
参照本实施例的附图以更全面地阐述本发明。然而，本发明亦可以各种不同的形式体现，而不应限于本文中所述的实施例。附图中的层、元件或区域的厚度、尺寸或大小会为了清楚起见而放大。相同或相似的参考符号表示相同或相似的层、元件或区域，以下段落将不再一一赘述。
图1A至图1J示出本发明的一实施例的一种芯片封装结构的部分制造方法的侧视示意图。图2A及图2B示出本发明的一实施例的一种芯片封装结构的部分制造方法的部分上视示意图。图2A可以是图1A的结构中的部分上视示意图。图2B可以是图1E的结构中的部分上视示意图。另外，为求清楚表示，于图1A至图1J及图2A及图2B中省略示出了部分的膜层或构件。举例而言，于图2B中省略示出了第一线路层145。
请参照图1A及图2A，提供载板10。载板10可以由玻璃、晶圆基板、金属或其他适宜的材料所制成，只要前述的材料能够于后续的制程中，承载形成于其上的结构或构件。
在本实施例中，载板10上可以具有离型层11。离型层11可以为光热转换(light toheat conversion，LTHC)粘着层，但本发明不限于此。
请继续参照图1A及图2A，配置第一芯片110于载板10上。第一芯片110可以具有第一主动面110a、相对于第一主动面110a的第一背面110b以及连接于第一主动面110a及第一背面110b的第一侧壁110s。第一芯片110可以包括保护层(passivation layer)112及多个第一连接垫111。保护层112位于第一主动面110a上，且保护层112暴露出第一连接垫111。
请继续参照图1A及图2A，配置第二芯片120于第一芯片110上。第二芯片120可以具有第二主动面120a、相对于第二主动面120a的第二背面120b以及连接于第二主动面120a及第二背面120b的第二侧壁120s。第二芯片120可以包括保护层122及多个第二连接垫121。保护层122位于第二主动面120a上，且保护层122暴露出第二连接垫121。并且，在将第二芯片120配置于第一芯片110上后，第一芯片110的第一连接垫111不重叠于第二芯片120。
在本实施例中，第一芯片110的尺寸大于第二芯片120的尺寸，但本发明不限于此。在一未示出的实施例中，第一芯片110的尺寸可以等于第二芯片120的尺寸，且第一芯片110与第二芯片120可以交错堆叠。举例而言，第二芯片120可以是以旋转90度的方式堆叠于第一芯片110上。如此一来，于一侧视方向(如：图1A所示出的方向)上，第一芯片110的截面积可以不同于第二芯片120的截面积。
第一芯片110与第二芯片120之间可以是同质的(homogeneous)芯片也可以是异质的(heterogeneous)芯片，于本发明并不加以限制。举例而言，第一芯片110与第二芯片120可以皆是相同或相似的逻辑芯片。又举例而言，第一芯片110与第二芯片120的其中之一可以是逻辑芯片，而第一芯片110与第二芯片120的其中另一可以是存储器芯片。
在本实施例中，相邻的第一连接垫111之间具有第一间距P1，相邻的第二连接垫121之间具有第二间距P2，且第一间距P1大于第二间距P2，但本发明不限于此。如此一来，在后续的步骤中，可以提升制程容错度(process windows)。
在本实施例中，第一芯片110与第二芯片120之间可以具有粘着层12。粘着层12例如是晶粒粘着膜(die attached film，DAF)，但本发明不限于此。
值得注意的是，本发明并未限定将第一芯片110配置于载板10上以及将第二芯片120配置于第一芯片110上的顺序。在一实施例中，可以先将第一芯片110配置于载板10上之后，再将第二芯片120配置于位于载板10上的第一芯片110上。在另一实施例中，可以先将第二芯片120配置于第一芯片110上之后，再将具有堆叠型态(stacked type)的第一芯片110及第二芯片120配置载板10上。
请参照图1B，形成第一模封体130于载板10上，且第一模封体130覆盖第一芯片110及第二芯片120。
举例而言，第一模封体130例如是经由模塑制程(molding process)或其他适宜的方法将未固化的有机聚合物(如：模塑化合物(molding compound))形成于载板10上。然后，使未固化的有机聚合物固化，而可以形成第一模封体130。
在本实施例中，第一模封体130覆盖第一芯片110的第一主动面110a及第一侧壁110s，且第一模封体130覆盖第二芯片120的第二主动面120a及第二侧壁120s。换句话说，于此步骤中，第一芯片110及第二芯片120并不会露出来，且第一芯片110及第二芯片120可以经由载板10上的第一模封体130而固定。
请参照图1C，以钻孔方式于第一模封体130内形成多个第一穿模开口131及多个第二穿模开口132。相较于微影蚀刻(photolithography)的方式，经由钻孔方式来形成穿模开口(如：第一穿模开口131及第二穿模开口132)在制程上较为简单且成本较为低廉。另外，本发明并未限定第一穿模开口131以及第二穿模开口132的形成顺序。
在本实施例中，第一穿模开口131暴露出第一芯片110的对应的第一连接垫111，且第二穿模开口132暴露出第二芯片120的对应的第二连接垫121。也就是说，相较于机械钻孔的方式，经由激光钻孔的方式可以降低对第一芯片110的第一连接垫111及第二芯片120的第二连接垫121造成损坏的可能。
请参照图1D，在本实施例中，可以对第一模封体130进行等离子体处理(plasmatreatment)。等离子体处理可以是以离子等离子体13对第一模封体130的表面(如：第一模封体130的顶面130a、第一穿模开口131的第一内壁131s和/或第二穿模开口132的第二内壁132s)进行表面改质(surface modification)或表面粗化(surface roughening)，以可以提升第一模封体130与后续形成于第一模封体130内的膜层(如：第一穿模导孔141及第二穿模导孔142，示出于图1E)或上的膜层(如：第一线路层145，示出于图1E)之间的接着力，而可以降低形成于第一模封体130内或上的膜层剥离(peeling)的可能。另外一方面，对第一穿模开口131及第二穿模开口132进行等离子体处理也可以减少于第一穿模开口131及第二穿模开口132内可能留存的胶渣(smear)，而可以提升后续形成于第一模封体130内的导电膜层(如：第一穿模导孔141及第二穿模导孔142，示出于图1E)与芯片的连接垫(如：第一芯片110的第一连接垫111和/或第二芯片120的第二连接垫121)之间的导电性。
请参照图1E，于第一穿模开口131内形成第一穿模导孔141，于第二穿模开口132内形成第二穿模导孔142，于第一模封体130上形成第一线路层145，且第一线路层145电性连接于多个第一穿模导孔141及多个第二穿模导孔142。
举例而言，可以经由沉积制程和/或电镀制程等其他适宜的制程在第一模封体130上形成导电物质。并且，导电物质可以进一步填入第一穿模开口131及第二穿模开口132内，以形成电性连接于第一连接垫111的第一穿模导孔141以及电性连接于第二连接垫121的第二穿模导孔142。随后，可以经由例如微影及蚀刻制程以对覆盖于第一模封体130的表面上的导电物质进行图案化，以形成第一线路层145。另外，基于导电性的考量，前述的导电物质可以包含金属，但本发明不限于此。前述的导电物质可以是单层结构或是多层结构，多层结构例如包括种晶层(seed layer)及电镀层，但本发明并不以此为限。
请参照图1E及图2B，于上视状态下，第一穿模导孔141的配置方式可以类似于第一连接垫111的配置方式，且第二穿模导孔142的配置方式可以类似于第二连接垫121的配置方式。也就是说，相邻的第一穿模导孔141之间(以各个第一穿模导孔141的中心为基准)可以具有第一间距P1，相邻的第二穿模导孔142之间(以各个第二穿模导孔142的中心为基准)可以具有第二间距P2，且第一间距P1大于第二间距P2。
请继续参照图1E及图2B，第一穿模导孔141的外形(shape)基本上可以对应于第一穿模开口131，且第二穿模导孔142的外形基本上可以对应于第二穿模开口132。也就是说，第一穿模导孔141具有远离第一芯片110的第一顶端141a与接近第一芯片110的第一底端141b，第二穿模导孔142具有远离第二芯片120的第二顶端142a与接近第二芯片120的第二底端142b，第一顶端141a具有第一孔径141d，第二顶端142a具有第二孔径142d，且第一孔径141d基本上可以大于第二孔径142d，但本发明不限于此。在一未示出的实施例中，第一孔径(类似于前述的第一孔径141d)基本上可以等于第二孔径(类似于前述的第二孔径142d)。
请参照图1F，在本实施例中，于形成第一线路层145后，可以形成第二模封体150于第一模封体130上，且第二模封体150覆盖第一线路层145。
在一实施例中，第二模封体150的材质或形成方式可以相同或相似于第一模封体130，但本发明不限于此。在另一实施例中，第二模封体150的材质可以包括有机聚合物，且可以经由层压制程(lamination process)、涂布制程或其他适宜的方式所形成。
请参照图1G，在本实施例中，可以经由钻孔方式于第二模封体150内形成多个第三穿模开口151，且多个第三穿模开口151暴露出第一线路层145。第三穿模开口151的形成方式可以相同或相似于第一穿模开口131或第二穿模开口132，故于此不加以赘述。
请继续参照图1G，在本实施例中，可以经由离子等离子体14对第二模封体150的表面(如：第二模封体150的顶面150a和/或第三穿模开口151的第三内壁151s)进行等离子体处理，但本发明不限于此。
请参照图1H，在本实施例中，于多个第三穿模开口151内形成多个第三穿模导孔161，于第二模封体150上形成第二线路层165，多个第三穿模导孔161电性连接于第一线路层145，且第二线路层165电性连接于多个第三穿模导孔161。
第三穿模导孔161的形成方式可以相同或相似于第一穿模导孔141或第二穿模导孔142，且第二线路层165的形成方式可以相同或相似于第一线路层145，故于此不加以赘述。
在一未示出的实施例中，形成第二模封体150、形成多个第三穿模开口151、形成第三穿模导孔161及第二线路层165的步骤可以依序重复多次。
请参照图1I，在本实施例中，于形成第二线路层165后，可以形成第三模封体170于第二模封体150上，且第三模封体170覆盖第二线路层165。第三模封体170的材质或形成方式可以相同或相似于第二模封体150，故于此不加以赘述。
请继续参照图1I，在本实施例中，可以于第三模封体170内形成多个第四穿模导孔181，于第三模封体170上形成第三线路层185，多个第四穿模导孔181电性连接于第二线路层165，且第三线路层185电性连接于多个第四穿模导孔181。第四穿模导孔181的形成方式可以相同或相似于第三穿模导孔161，且第三线路层185的形成方式可以相同或相似于第二线路层165，故于此不加以赘述。
请参照图1J，于完成前述的步骤之后(如：形成第一线路层145之后，或是形成第一线路层145及第二线路层165(若有)之后，或是形成第一线路层145、第二线路层165(若有)及第三线路层185(若有)之后)，可以移除载板10。如此一来，第一模封体130可以暴露出第一芯片110的第一背面110b。
请继续参照图1J，在本实施例中，可以于第三穿模导孔161及第三线路上配置多个导电端子190。导电端子190可以是导电柱(conductive pillar)、焊球(solder ball)、导电凸块(conductive bump)或具有其他形式或形状的导电结构。导电端子190可以经由电镀、沉积、置球(ball placement)、回焊(reflow)和/或其他适宜的制程来形成。
在一实施例中，位于导电端子190与第三模封体170之间的第四穿模导孔181及第三线路层185可以被称为凸块底金属(under-ball metallurgy，UBM)。
请继续参照图1J，在本实施例中，可以经由切割制程(dicing process)或切单制程(singulation process)，以切穿第一模封体130、第二模封体150(若有)和/或第三模封体170(若有)，而构成多个芯片封装结构100。
值得注意的是，本发明并未限定移除载板10、配置多个导电端子190(若有)以及切割制程或切单制程(若有)的顺序。
经过上述步骤后即可大致上完成本实施例的芯片封装结构100的制作。
请参照图1J，芯片封装结构100包括第一芯片110、第二芯片120、第一模封体130、多个第一穿模导孔141、多个第二穿模导孔142以及第一线路层145。第二芯片120堆叠于第一芯片110上。第一模封体130覆盖第一芯片110及第二芯片120。第一穿模导孔141位于第一模封体130内且电性连接于第一芯片110。第二穿模导孔142位于第一模封体130内且电性连接于第二芯片120。第一线路层145于第一模封体130上且电性连接于第一穿模导孔141及第二穿模导孔142。多个第一穿模导孔141之间具有第一间距P1(示出于图2B)。多个第二穿模导孔142之间具有第二间距P2(示出于图2B)。第一间距P1大于第二间距P2。
在本实施例中，第一模封体130覆盖第一芯片110的第一主动面110a及第一侧壁110s以及第二芯片120的第二主动面120a及第二侧壁120s。
在本实施例中，第一模封体130暴露出第一芯片110的第一背面110b。如此一来，在芯片封装结构100运作时，可以提升散热能力。
在本实施例中，第一穿模导孔141可以经由将第一模封体130钻孔后再填入导电物质所形成。如此一来，可以使第一穿模导孔141具有较大的高宽比(即，第一高度141h除以第一孔径141d后的比值)，而可以适于堆叠型态的芯片封装件。在一实施例中，第一穿模导孔141的高宽比(aspect ratio)可以大于2，但本发明不限于此。
在本实施例中，第一穿模导孔141的第一高度141h大于第二穿模导孔142的第二高度142h，且第一穿模导孔141的第一孔径141d(示出于图2B)大于第二穿模导孔142的第二孔径142d(示出于图2B)。
在本实施例中，芯片封装结构100可以还包括第二模封体150、多个第三穿模导孔161以及第二线路层165。第二模封体150，位于第一模封体130上且覆盖第一线路层145。第三穿模导孔161，位于第二模封体150内且电性连接于第一线路层145。第二线路层165，位于第二模封体150上且电性连接于多个第三穿模导孔161。第二模封体150的材质包括有机聚合物。
综上所述，在本发明的芯片封装结构中，芯片与线路层之间是经由模封体而彼此分隔，且芯片与线路层之间是经由穿模导孔而彼此电性连接。因此，芯片封装结构的制造方法较为简单且成本较为低廉。
虽然本发明已以实施例揭示如上，然其并非用以限定本发明，任何所属技术领域中的技术人员，在不脱离本发明的精神和范围内，当可作些许的更改与润饰，故本发明的保护范围当视权利要求所界定的为准。