用于具有高精度和高密度的基于emib的基板的新型无芯架构和处理策略
阅读说明：本技术 用于具有高精度和高密度的基于emib的基板的新型无芯架构和处理策略 () 是由 X·D·孙周 D·马利克 X·郭 于 2020-03-17 设计创作，主要内容包括：实施例包括半导体封装和形成半导体封装的方法。半导体封装包括封装基板之上的多个导电层。导电层包括封装基板中的第一导电层和第一级互连(FLI)。半导体封装还包括：阻焊剂,所述阻焊剂围绕FLI,其中,阻焊剂具有的顶表面与FLI的顶表面基本上共面；桥,所述桥用焊料球直接耦合到第一导电层,其中,第一导电层耦合到FLI；以及电介质,所述电介质在封装基板的导电层、桥和阻焊剂之上。桥可以是嵌入式多管芯互连桥(EMIB)。第一导电层可以包括第一导电焊盘和第二导电焊盘。FLI可以包括第一导电过孔、第二导电过孔、扩散层以及第三导电焊盘。()
技术领域
实施例涉及封装半导体器件。更具体地，实施例涉及具有带有高精度和高密度的嵌入式互连桥的封装基板的半导体器件。
背景技术
在过去的几十年中，集成电路中的特征缩放一直是不断发展的半导体工业背后的驱动力。缩放到越来越小的特征使得能够在有限的半导体器件的基板面上增加功能单元的密度。然而驱使缩小这些IC(诸如嵌入式多管芯互连桥(EMIB))的规模同时优化每个器件的性能并非没有问题。
晶体管的管芯持续缩小以最小化功耗并且实现更高的时钟频率。此外，现有的基板技术要求基板中嵌入式桥管芯的总数不断地增加，以集成多个较小的管芯。这些要求导致基板的第一层互连(FLI)和桥管芯层(BDL)中的间距越来越紧密，并且对管芯附接工艺的凸块厚度变化(BTV)要求越来越严格。因此，为了成功地组装封装，这对进一步满足越来越严格的套刻(overlay)、高密度图案化和较低的BTV要求(同时最小化制造成本并且最大化产量)施加了额外的压力。
由于以下问题，现有的解决方案不能满足对下一代EMIB基板技术的更严格的图案化、套刻和翘曲要求。这些现有的问题包括：(i)堆积工艺，所述堆积工艺对一些上层使用间接对准，从而人为地导致了甚至比所需要的更严格的套刻要求；(ii)翘曲，所述翘曲对套刻的精度产生负面影响，因为大多数关键层是最后建立的，并且因此建立在已经严重翘曲/硬的面板上，从而导致更差的套刻性能；(iii)更紧密的间距，由于在整个面板上进行具有高产量的图案化变得非常有挑战性，从而上层的总厚度变化(TTV)和平坦度不能满足要求以实现关键层的高密度图案化；(iv)增大的凸块厚度变化(BTV)，由于阻焊剂(SR)和FLI通常形成在镀覆的金属和电介质的数个堆积层的顶部上，由此导致具有不同的凸块间距的区域中的金属密度差异增大，并且上层中剧烈增加的过孔凹陷使得实现镀覆铜或镀覆锡的均匀凸块高度更具有挑战性；(v)较高的残余翘曲，所述较高的残余翘曲使图案化套刻变得更差，从而导致意外的不合规的故障；以及(vi)翘曲，由于精细特征(例如基准)的轻微的散焦图案化重复地发生，所述翘曲引起散焦图案，从而对下游套刻性能产生负面影响。
具体实施方式
本文描述了具有带有高精度和高密度的嵌入式互连桥的封装基板的半导体封装和形成这种半导体封装的方法。根据一些实施例，下文所述的半导体封装和形成这种半导体封装的方法包括具有嵌入式多管芯互连桥(EMIB)、多个导电层和多个蚀刻停止层(或蚀刻停止部)的封装基板，其中导电层包括具有严格的套刻和高密度要求的多个第一级互连(FLI)。在这些实施例中，本文所述的半导体封装初始将FLI直接图案化并且设置在刚性且平坦的载体上，以提供具有平坦的表面和低凸块厚度变化(BTV)的焊料凸块，从而解决了涉及较高的/严格的套刻、翘曲和密度要求的问题。
如上所述，越来越严格的套刻、残留翘曲、套刻不精确、BTV和更紧密的间距是下一代EMIB技术的主要问题。特别地，这些问题导致(i)购买具有更高分辨率和精度的图案化工具以满足间接对准要求，以及(ii)用玻璃芯代替有机芯以减轻翘曲问题。然而，这两种现有的技术导致了进一步的缺点和/或问题。
购买上述这些新型工具的主要缺点包括成本增加，这不是用于满足在典型的堆积工艺之后通过间接对准而设定的人为严格的套刻要求的有成本效益的方式。另外，另一个缺点包括当工具精度接近亚微米时，购买新型工具已不再是技术上可行的解决方案。购买工具的另一个缺点是，翘曲引起的套刻误差和基准读取误差成为升高的套刻误差的主要因素。
玻璃芯面板的主要缺点包括成本增加，因为玻璃芯的成本是主要弊端。例如，为了最小化翘曲，玻璃芯通常集中在厚度上，因为较厚的玻璃芯可以提供更高的硬度，因此使用较厚的玻璃芯会大幅增加成本。另一个缺点是，玻璃芯的易碎性质可能造成破裂/碎裂，从而导致与质量无关的废品。此外，另一个缺点是，随着堆积层的数量增加，与有机芯相比具有稍高的杨氏模量的玻璃芯的初始优点可能很快被减弱。实施玻璃芯的另一主要缺点是必须使用基于玻璃芯的基板制造所需的专用工具和工艺的组合，从而可能导致工厂范围的工具升级和专用工艺(例如剥离、清洁、玻璃切割、面板标识创建等)。最后，额外的缺点是使用玻璃芯通常无法解决翘曲问题，因为厚玻璃芯通常不能用作基板的一部分，因此，一旦玻璃芯被去除，堆积层内的残余应力可能造成基板翘曲并且还使组装更加复杂。
因此，本文所述的实施例包括首先利用用于组装每个封装的改进的面板平坦度(即，导致基本上没有翘曲)来设置(或构建/形成)关键堆积层，以便解决这些缺点。使用这样的实施例提供了这些优点：即使当涉及高密度封装、更高的堆叠数和更多的嵌入式多管芯封装时，也会最小化翘曲引起的基准读取误差和图案化误差。另外，实施上述这些实施例通过以下方式改进了封装解决方案：(i)实现在关键层处的直接对准，其有效地增加了套刻良率同时最小化了工具精度要求，并且随着套刻要求变得更严格并且总的所需桥管芯增加，改进了桥管芯到过孔的套刻；(ii)提供BTV，所述BTV可以基本上等于(并因此与其差不多)基板(例如有机芯或其他载体，诸如玻璃、不锈钢等)的平坦度；(iii)促进最小的翘曲，这显著地改进了对激光钻孔焦点和光刻图案化焦点的控制，并且消除散焦钻孔和图案变形的可能性，包括创建用于下游套刻的基准；(iv)实现最小化面板翘曲的对称的工艺设计；以及(v)提供利用无芯(或没有芯)的构造实施的封装基板，所述封装基板减小了基板厚度，并且非常适合于移动解决方案。
本文所述的技术可以在一个或多个电子设备中实施。可以利用本文所述的技术的电子设备的非限制性示例包括任何种类的移动设备和/或固定设备，诸如基于微机电系统(MEMS)的电气系统、陀螺仪、高级驾驶辅助系统(ADAS)、5G通信系统、照相机、手机、计算机终端、台式计算机、电子阅读器、传真机、信息亭、上网本计算机、笔记本计算机、互联网设备、支付终端、个人数字助理、媒体播放器和/或录音机、服务器(例如，刀片式服务器、机架安装式服务器及其组合等)、机顶盒、智能电话、平板计算机、超便携式个人计算机、有线电话及其组合等。这样的设备可以是便携式的或固定的。在一些实施例中，本文所述的技术可以用于台式计算机、膝上型计算机、智能电话、平板计算机、上网本计算机、笔记本计算机、个人数字助理、服务器及其组合等中。更普遍地，本文所述的技术可以用于多种电子设备中的任何一种，包括具有带有EMIB、导电层、蚀刻停止层和FLI的封装基板的半导体封装，其中FLI和/或穿硅过孔(TSV)可以向EMIB提供电力。
在以下描述中，将使用由本领域中的技术人员通常采用以将其工作的实质传达给本领域中的其他技术人员的术语来描述说明性的实施方式的各个方面。然而，对于本领域中的技术人员将显而易见的是，可以仅利用所述的方面中的一些来实践本实施例。为了说明的目的，阐述了具体的数字、材料和配置，以提供对说明性的实施方式的透彻理解。然而，对于本领域中的技术人员将显而易见的是，可以在没有具体细节的情况下实践本实施例。在其他实例中，省略或简化了公知的特征，以免使说明性的实施方式难以理解。
将以对理解本实施例最有帮助的方式将各种操作依次描述为多个分立的操作，然而，描述的顺序不应解释为暗示这些操作必须是与顺序相关的。特别是，这些操作无需按呈现的顺序执行。
如本文中所使用的，术语“顶部”、“底部”、“上部”、“下部”、“最下部”和“最上部”在关于一个或多个元件使用时，旨在传达相对的而不是绝对的物理配置。因此，当倒置器件时，在器件中被描述为“最上部元件”或“顶部元件”的元件可以替代地在器件中形成“最下部元件”或“底部元件”。类似地，当倒置器件时，在器件中被描述为“最下部元件”或“底部元件”的元件可以替代地在器件中形成“最上部元件”或“顶部元件”。
图1A-图1C是描述了根据实施例的实施用于不同异质结构封装应用的架构和工艺流程的半导体封装100的一系列透视图图示。此外，图1A-图1C示出了一种方式，其实现了用于首先在平滑的/平坦的载体上(例如，如图1A的载体160(或可剥离/可释放的芯/基板)所示)图案化并设置关键层(即，如图1A所示包括阻焊剂(SR)132和FLI 134的这样的层)的工艺流程的关键的新方面。根据一些实施例，下文所述的说明性的工艺流程可以通过热压接合(TCB)工艺来设置桥管芯(和/或逻辑管芯)，并且将桥管芯直接对准到初始被图案化在平滑的载体上的(一个或多个)关键层。另外，这样的实施例提供了焊料凸块，所述焊料凸块远离平滑的/平坦的表面仅用两个共形镀覆层连接两侧上的管芯，从而在管芯附接工艺期间保持低BTV。
另外，应注意，本文所述的半导体封装可以包括对称的工艺设计以最小化面板翘曲(即，如图1A-图1C所示，可以实施半导体封装100以形成两个对称的封装)。这样，根据一些实施例，即使本文所述部件和工艺中的每个部件和工艺涉及单个部件/工艺，实际上也可以在对称的半导体封装中同时实施这种部件/工艺。
现在参考图1A，示出了根据实施例的半导体封装100的截面图示。在一个实施例中，半导体封装100可以包括载体160。载体160可以是可剥离芯，诸如有机芯、由玻璃、不锈钢等组成的任何其他载体等。可剥离芯160可以被种子铜层109(或种子层)围绕。在一个实施例中，种子层109可以是铜、钛等。在实施例中，可以利用溅射工艺等形成种子层109。可剥离芯160可以提供平坦的、刚性的和平滑的表面，所述表面用于初始图案化并且形成封装基板103。
在一个实施例中，封装基板103可以具有包括SR层132和多个FLI 134(或由铜、锡等形成的第一级导电互连)的关键层。如图1A所示和在本文中所述的，FLI可以包括初始(或第一)导电层134(例如，导电层134可以包括多个导电凸块，诸如锡凸块、铜凸块等)、扩散层/阻挡部136(例如，扩散层/阻挡部136可以包括一种或多种导电材料，诸如钯、锡、铟、钨、钴、镍、磷、镍等)、以及分别在扩散层136和导电层134之上/上图案化(或形成/设置)的多个过孔。在一个实施例中，FLI 134可以与扩散层136直接耦合到可剥离芯160上。
对于一个实施例，封装基板103可以包括但不限于封装、基板、印刷电路板(PCB)和主板。对于一个实施例，封装基板103是PCB。对于一个实施例，PCB由具有层合在两侧上的薄铜箔的FR-4玻璃环氧树脂基底制成。对于某些实施例，可以使用多层PCB，其中预浸材料和铜箔用于制造额外的层。例如，多层PCB可以包括一个或多个电介质层130，其中每个电介质层可以是光敏的电介质层。对于一些实施例，可以在PCB 103中钻孔。对于一个实施例，PCB103还包括多个导电层111-113(即，第一导电/金属层111、第二导电/金属层112和第三导电/金属层113)以及由铜或金属迹线、线、焊盘(例如C4焊盘)、过孔、过孔焊盘和/或面板、孔组成的过孔120a-120b和过孔121-123。
如图1A所示，第一导电层111可以设置在FLI 134之上。在一个实施例中，第一导电层111可以具有耦合到导电过孔120a的多个第一焊盘和耦合到导电过孔120b的多个第二焊盘，其中导电过孔120b直接耦合到导电层111-113和过孔121-123。在这些实施例中，第一导电层111的第一焊盘具有的厚度可以基本上等于第一导电层111的第二焊盘的厚度。因此，由于将导电过孔120a-120b、扩散阻挡部136和FLI 134直接图案化并且设置在可剥离芯160的(一个或多个)平坦的表面之上，所以第一导电层111的第一焊盘具有的顶表面可以与第一导电层111的第二焊盘的顶表面基本上共面。在一个实施例中，第一导电层111的第一焊盘具有的宽度可以小于第一导电层111的第二焊盘的宽度。相应地，根据实施例，导电过孔120a具有的宽度可以小于导电过孔120b的宽度。
在一些实施例中，多个桥管芯140a-140b可以直接设置在第一导电层111和导电过孔120a之上。桥管芯140a-140b可以具有通过多个焊料球143耦合到第一导电层111的导电焊盘142。在实施例中，桥管芯140a-140b可以是硅桥或由适用于形成桥的任何其他基板材料制成的桥。在实施例中，桥管芯140a-140b可以是EMIB。在实施例中，桥管芯140a-140b可以具有多个互连(诸如TSV)。对于一些实施例，TSV可以向EMIB 140a-140b提供电力，并且可以将导电层111-113中的一个或多个电耦合到EMIB 140a-140b的导电焊盘142以及半导体封装100中的其他部件和/或电路。
在实施例中，桥管芯140a-140b可以被嵌入在封装基板103中。在一个实施例中，电介质层130可以嵌入(或围绕)EMIB 140a-140b的一个或多个表面。例如，EMIB 140a的顶表面(或管芯面)可以被电介质层130围绕，因为这样的电介质层130可以设置在EMIB 140a-140b的管芯面与导电层113的处于EMIB 140a-140b的管芯面之上的焊盘之间。此外，在一些实施例中，EMIB 140a-140b可以设置在空腔145中并且被包封层108围绕。在一个实施例中，包封层108可以是环氧树脂底部填充。对于一个实施例，包封层108可以包括具有一种或多种填充材料的环氧树脂(例如，软环氧树脂、硬环氧树脂、不透明环氧树脂等)。在实施例中，包封层108可以是模制层或任何这样的(一种或多种)类似的包封材料。在实施例中，模制层108可以被压缩模制、层合等。
在一些实施例中，第一导电层111还可以包括多个蚀刻停止层110(或蚀刻停止部)。在一个实施例中，蚀刻停止部110可以设置在空腔145的边缘(或外壁)上并且与第一导电层111的位于EMIB 140a-140b下方的焊盘相邻。在一个实施例中，蚀刻停止部110具有的厚度可以大约等于第一导电层111的厚度。在实施例中，蚀刻停止部110可以由铜和/或紫外线(UV)激光停止部材料(例如氧化锌(ZnO)、氧化铁(Fe2O3)、氧化铜(CuOx)等)形成。蚀刻停止部110实现(或帮助)图案化面板的空腔形成(例如，如图7A-图7F和图8A-图8H的蚀刻停止部和空腔形成所示)。蚀刻停止部110可以保留在半导体封装100中，或者可以在空腔形成之后/以后例如通过化学溶解工艺等来去除。
在一些实施例中，蚀刻停止部110可以是在图案化面板的空腔形成(例如，如图8A-图8H所示)期间用作激光停止部的镀覆的Cu环(或Cu层)。在一些实施例中，将蚀刻停止部110实施为镀覆的Cu环包括：用与镀覆的Cu环层不同的Cu层(包括EMIB中的TSV和/或FLI中的Cu层)向EMIB 140a传送(或提供)电力。在一些实施例中，蚀刻停止部110可以是在图案化面板的空腔形成(例如，如图7A-图7F所示)期间用作激光停止部的ZnO图案化层。在这些实施例中，通过对ZnO进行图案化和溅射以形成ZnO图案化层来形成蚀刻停止部110，其中在图案化面板中形成空腔之后，可以用弱酸性的缓冲剂蚀刻掉ZnO图案化层。
现在参考图1B，示出了根据实施例的在分离之后的半导体封装100的截面图示。在一个实施例中，可剥离芯可以与封装基板103分离。这样，根据一些实施例，在分离之后，封装基板103的导电层134可以保持耦合到种子铜层109(或种子层)。
现在参考图1C，示出了根据实施例的在翻转之后并且在去除种子层之后的半导体封装100的截面图示。在一个实施例中，可以用蚀刻工艺(例如，快速蚀刻)等去除种子层。这样，在去除种子层之后，导电层134可以具有暴露的表面，其中暴露的表面可以用于将封装基板103耦合到额外的部件(例如，管芯、基板、有源/无源器件等)。在一个实施例中，导电层134的暴露的表面可以与阻焊剂132的表面基本上共面。
因此，在本文所述的实施例中，半导体封装100(和/或以下所述的任何半导体封装)包括：(i)封装基板103，其可以被称为无芯的基于EMIB的封装基板(或无芯的基于EMIB的基板)；(ii)导电过孔120a-120b以及导电过孔121-123，其可以具有相反的过孔形状，诸如相反的锥形侧壁(例如，与现有的导电过孔的锥形侧壁相比)；(iii)导电凸块/焊盘134(或FLI凸块、焊料凸块等)，其可以具有平坦的表面、基本上相等的焊料量和低BTV(例如，与对现有焊料凸块的导电/焊料量的不精确的控制相比)；以及(iv)EMIB 140a(和/或EMIB140b)，其可以具有朝下并且远离SR 132和第一导电层111的关键层的管芯面。
在一些实施例中，本文所述的工艺流程可以实施具有带有多个堆积层的封装基板的半导体封装(诸如半导体封装100)。这样的工艺流程可以从堆积层的关键层(例如，包括SR 132和第一导电层111的层)开始，这需要最严格的套刻和高密度图案化能力。为了解决这些要求，工艺流程因此可以将(一个或多个)关键层直接设置在刚性且平坦的载体(例如，载体160)上，并且然后将具有焊料球的EMIB(例如，具有焊料球143的EMIB 140a-140b)直接设置在关键层上，这自动地使FLI 134的导电凸块/导电层具有平坦的凸块表面和精确控制的焊料量，并且相应地使焊料球具有相当低的BTV。这样，工艺流程可以仅需要两个步骤来进行严格的套刻，包括第一导电层111的光刻图案化和FLI SR 132的图案化(例如，与通常需要五个步骤来进行关键套刻的传统工艺流程相比，关键套刻包括EMIB管芯放置套刻、SR套刻、FLI套刻以及EMIB正上方的导电层和过孔的套刻(或桥管芯层套刻))。此外，本文所述的工艺流程可以用基于直接对准的光刻处理轻松地实施SR和第一导电层的两个关键套刻要求。
这允许工艺流程避免间接套刻，所述间接套刻与实际需要的套刻相比，人为地需要更严格的套刻。此外，如图1A所示，工艺流程可以使用对称的堆积工艺(即对称的工艺流程)以最小化翘曲并且降低制造成本(例如，使用有机载体，诸如可剥离芯160，其中低厚度可以大大降低制造成本)。然而，如果需要，所述工艺流程可以使用较厚的有机基板，由于较厚的有机基板仍充当载体，并且因此可以不影响最终产品(或最终半导体封装)的整体z高度。
应注意，基于期望的封装设计，半导体封装100可以包括更少的或额外的封装部件。
现在参考图2，示出了根据实施例的半导体封装200的截面图示。根据一些实施例，半导体封装200可以基本上类似于以上在图1A-图1C中所述的半导体封装100，除了TSV241a-241b从导电层213穿过EMIB 240a-240b延伸到EMIB 240a-240b的导电焊盘242。在一个实施例中，TSV 241a-241b可以是用光刻工艺等形成的导电(或铜)互连。
在一个实施例中，因为导电层213和EMIB 240a-240b的导电焊盘242导电耦合，所以TSV 241a-241b可以被实施为向EMIB 240a-240b传送电力。例如，当封装基板203包括如同镀覆铜环的蚀刻停止部210时，可以用EMIB 240a-240b来实施TSV 241a-241b。对于一些实施例，TSV 241a-241b可以向EMIB 240a-240b提供电力，并且可以将导电层211-213中的一个或多个电耦合到EMIB 240a-240b的导电焊盘242和半导体封装200中的其他部件和/或电路。根据一个实施例，尽管示出了一个TSV 241a设置在EMIB 240a中，但是基于期望的封装设计/应用，可以用EMIB 240a实施任何数量的TSV 241a。
应注意，基于期望的封装设计，半导体封装200可以包括更少的或额外的封装部件。
现在参考图3，示出了根据实施例的半导体封装300的截面图示。根据一些实施例，半导体封装300可以基本上类似于以上在图1A-图1C中所述的半导体封装100，除了导电层314被设置并且与第一导电层311和导电过孔320a耦合。在一个实施例中，导电层314可以是用光刻工艺等形成的导电(或铜)平面/迹线。
在一个实施例中，因为导电层314电耦合到导电过孔320a和第一导电层311，所以导电层314可以被实施为向EMIB 340a-340b传送电力。例如，当封装基板303包括如同镀覆铜环的蚀刻停止部310时，可以用EMIB 340a-340b实施导电层314。对于一些实施例，导电层314可以向EMIB 340a-340b提供电力，并且可以将导电过孔320a中的一个或多个电耦合到半导体封装300中的其他部件和/或电路。根据一个实施例，尽管示出了一个导电层314设置在两个导电过孔320a下方，但是任何数量的导电过孔320a可以耦合到导电层314，因为根据期望的封装设计/应用，导电层314可以进一步延伸穿过第一导电层311。
应注意，基于期望的封装设计，半导体封装300可以包括更少的或额外的封装部件。
现在参考图4，示出了根据实施例的半导体封装400的截面图示。根据一些实施例，半导体封装400可以基本上类似于以上在图1A-图1C和图2中所述的半导体封装100和200，除了多个导电柱412设置在电介质层430中并且从第一导电层411垂直地延伸到导电过孔413，因为多个有源功能管芯440由导电柱412供电。在一个实施例中，导电柱412可以是用光刻工艺等形成的多个导电(或铜)垂直互连。
在一个实施例中，导电柱412耦合到导电过孔420b。在一个实施例中，导电柱412设置在封装基板403中以将导电过孔413之间的电信号布线到多个管芯405a-405b(或有源功能管芯)。在实施例中，管芯405a-405b可以是微电子器件、半导体管芯、集成电路(IC)、中央处理单元(CPU)、微处理器、平台控制器集线器(PCH)、存储器和/或现场可编程门阵列(FPGA)。此外，根据一个实施例，如图4所示，包封层480可以设置在管芯405a-405b以及阻焊剂432之上。在一个实施例中，包封层480可以围绕管芯405a-405b以及多个导电凸块404，所述导电凸块404将管芯405a-405b耦合到FLI 436、导电过孔420a-420b以及第一导电层411。
在一个实施例中，包封层480可以是模制层和/或任何类似的(一种或多种)包封材料。对于一个实施例，包封层480可以包括具有一种或多种填充材料的环氧树脂(例如，软环氧树脂、硬环氧树脂、不透明环氧树脂等)。在实施例中，包封层480可以被压缩模制、层合等。在实施例中，包封层480可以设置在管芯405a-405b的顶表面之上，并且随后被平面化以具有与管芯405a-405b的顶表面基本上共面的顶表面。
在一个实施例中，FLI 436(或FLI扩散层)具有的多个表面可以与阻焊剂432的表面基本上共面。在一些实施例中，管芯405a-405b利用导电凸块404耦合到扩散层436和导电过孔420a-420b。在一个实施例中，管芯405a-405b设置在EMIB 440之上，其中EMIB 440可以将管芯405a电耦合到管芯406b。
在一个实施例中，因为导电层444导电耦合到EMIB 440的导电焊盘442，所以TSV441可以被实施为向EMIB 440传送电力。例如，当封装基板403包括如同镀覆铜环的蚀刻停止部410时，TSV 441可以利用EMIB 440来实施。对于一些实施例，TSV 441可以向EMIB 440提供电力，并且可以将导电层444电耦合到EMIB 440的导电焊盘442以及半导体封装400中的其他部件和/或电路。
因此，半导体封装400通过实施直接对准而实现了改进的管芯上柱架构、实现了改进的图案化能力以及减小的总厚度变化(TTV)和BTV。此外，被实施以形成半导体封装400的工艺流程可以将两个平面化工艺减少到一个平面化。
应注意，基于期望的封装设计，半导体封装400可以包括更少的或额外的封装部件。
图5A-图5E是描述了根据一些实施例的具有封装基板503、EMIB 540和FLI 511的半导体封装500的一系列截面图示，所述封装基板503、EMIB 540和FLI 511首先被直接图案化并且设置在载体560上，以为FLI 534提供平坦的凸块表面和具有低BTV的导电凸块/焊盘。图5A-图5E所示的工艺流程形成半导体封装500，所述半导体封装500基本上类似于以上在图1A-图1C和图2-图3中所述的半导体封装100、200和300。因此，如上所述，根据一些实施例，半导体封装500的工艺流程示出了一种方式，其实施了：首先在刚性且平坦的载体上构建(一个或多个)关键层，以自动地使导电球/焊料球具有平坦的凸块表面和精确控制的焊料量；避免间接套刻；使用对称的堆积工艺；并且使用有机材料用于载体。
现在参考图5A，示出了根据实施例的具有FLI 534的对称堆积的半导体封装500的截面图示。在实施例中，半导体封装500可以包括封装基板503。封装基板503可以基本上类似于以上在图1A中所述的封装基板103。在一个实施例中，封装基板503可以设置在被种子层509围绕的载体560(或可剥离芯)上。封装基板503可以包括设置在抗蚀剂层532中的第一导电层511，其中第一导电层511还包括多个蚀刻停止部510(或铜蚀刻停止部)。在一个实施例中，第一导电层511可以耦合到多个导电过孔520a-520b。在一些实施例中，第一导电层511可以用导电过孔520a-520b、扩散阻挡层536(或扩散层)和多个FLI 534(例如，多个锡凸块)直接耦合到可剥离芯560上。应注意，图5A所示的每个部件可以基本上类似于图1A所示的和所述的相应的部件。
如图5A所示，第一导电层511可以具有耦合到导电过孔520a的多个第一焊盘和耦合到导电过孔520b的多个第二焊盘，其中导电过孔520b直接耦合到导电层511-512和过孔521，如图5B所示。在这些实施例中，第一导电层511的第一焊盘具有的厚度可以基本上等于第一导电层511的第二焊盘的厚度。因此，由于将导电过孔520a-520b、扩散阻挡部536和FLI535直接图案化并且设置在可剥离芯560的(一个或多个)平坦的表面之上，所以第一导电层511的第一焊盘具有的顶表面可以与第一导电层511的第二焊盘的顶表面基本上共面。在一个实施例中，第一导电层511的第一焊盘具有的宽度可以小于第一导电层511的第二焊盘的宽度。相应地，根据实施例，导电过孔520a具有的宽度可以小于导电过孔520b的宽度。
现在参考图5B，示出了根据实施例的具有电介质和过孔堆积形成的半导体封装500的截面图示。在实施例中，电介质层530可以设置在第一导电层511和阻焊剂532之上。在一个实施例中，多个导电过孔521可以设置在电介质层530中以将导电过孔520b和相应的第一导电层511耦合到导电层512。
现在参考图5C，示出了根据实施例的具有电介质和空腔形成的半导体封装500的截面图示。在实施例中，封装基板503可以包括设置在电介质层530、导电层511-512以及导电过孔521之上的额外的电介质。此后，在一个实施例中，可以在电介质层530中图案化空腔545以暴露耦合到导电过孔520a和蚀刻停止部510的部分的相应的第一导电层511。
现在参考图5D，示出了根据实施例的具有EMIB包封的半导体封装500的截面图示。在实施例中，EMIB 540a-540b可以设置到相应的空腔545中，并且用多个焊料球543耦合到第一导电层511和导电过孔520a。EMIB 540a-540b可以基本上类似于以上在图2中所述的EMIB 240a-240b。在一个实施例中，TSV 541a-541b可以设置在EMIB 540a-540b中并且耦合到EMIB 540a-540b的导电焊盘542。在设置EMIB 540a-540b之后，包封层508可以围绕EMIB540a-540b、焊料球543以及EMIB 540a-540b下方的相应的第一导电层511。在一些实施例中，电介质层530可以设置在EMIB 540a-540b、空腔545和包封层508之上，其中TSV 541a-541b可以具有暴露的表面。
现在参考图5E，示出了根据实施例的具有多个导电层513和过孔522-523的半导体封装500的截面图示。在实施例中，导电层513和过孔522-523可以设置在电介质层530中，并且在EMIB 540a-540b、导电层511-512以及过孔520a-520b和过孔521之上。导电层513可以具有耦合到TSV 541a-541b并且设置在EMIB 540a-540b之上的一个或多个焊盘，而导电层513的另一个焊盘用过孔521-523耦合到导电层511-512。应注意，图5E中所示的每个部件可以基本上类似于图1A-图1C和图2中所示的和所述的相应的部件。
还应注意，基于期望的封装设计，图5A-图5E中所示的半导体封装500可以包括更少的或额外的封装部件。
图6A-6F是描述了根据一些实施例的具有封装基板603、EMIB 640和FLI 636的半导体封装600一系列截面图示，所述封装基板603、EMIB 640和FLI 636首先被直接图案化并且设置在载体660上，以为FLI 636提供平坦的导电表面和具有低BTV的导电凸块。图6A-图6F所示的工艺流程形成了基本上类似于以上在图4中所述的半导体封装400的半导体封装600。因此，如上所述，根据一些实施例，半导体封装600的工艺流程示出了一种方式，其实施了：首先在刚性且平坦的载体上构建(一个或多个)关键层，以自动地使导电球具有平坦的凸块表面和精确控制的焊料量；将导电柱直接设置在(一个或多个)关键层之上；避免间接套刻；使用对称的堆积工艺；并且使用有机材料用于载体。
现在参考图6A，示出了根据实施例的具有FLI 636的对称堆积的半导体封装600的截面图示。在实施例中，半导体封装600可以包括封装基板603。封装基板603可以基本上类似于以上在图4中所述的封装基板403。在一个实施例中，封装基板603可以设置在被种子层609围绕的载体660(或可剥离芯)上。封装基板603可以包括设置在抗蚀剂层632中的FLI636。在一个实施例中，第一导电层611可以耦合到多个导电过孔620a-620b和多个导电(或铜)柱612。应注意，在实施例中，在第一平面化工艺(例如，如以下在图6B中所示)之前，导电柱612初始可以具有不同的厚度。在一些实施例中，FLI的扩散层636可以用导电过孔620a-620b直接耦合到可剥离芯660上。在一个实施例中，抗蚀剂层680(或电介质材料)可以设置在导电柱612、第一导电层611和阻焊剂632之上。对于一个实施例，抗蚀剂层680可以是干膜抗蚀剂(DFR)层或任何电介质材料。应注意，图6A中所示的每个部件可以基本上类似于图1A和/或图4所示的和所述的相应的部件。
如图6A所示，第一导电层611可以具有耦合到导电过孔620a的多个第一焊盘和耦合到导电过孔620b的多个第二焊盘，其中导电过孔620b直接耦合到导电柱612。在这些实施例中，第一导电层611的第一焊盘具有的厚度可以基本上等于第一导电层611的第二焊盘的厚度。因此，由于将导电过孔620a-620b和FLI 636直接图案化并且设置在可剥离芯660的(一个或多个)平坦的表面之上，所以第一导电层611的第一焊盘具有的顶表面可以与第一导电层611的第二焊盘的顶表面基本上共面。在一个实施例中，第一导电层611的第一焊盘具有的宽度可以小于第一导电层611的第二焊盘的宽度。相应地，根据实施例，导电过孔620a具有的宽度可以小于导电过孔620b的宽度。
现在参考图6B，示出了根据实施例的在平面化工艺之后的半导体封装600的截面图示。在实施例中，封装基板603可以用化学机械抛光(CMP)工艺等来平面化抗蚀剂层680的顶表面。对于一个实施例，平面化工艺可以形成与抗蚀剂层680的顶表面基本上共面的导电柱612的顶表面612a。
现在参考图6C，示出了根据实施例的具有抗蚀剂层去除和空腔形成的半导体封装600的截面图示。在实施例中，在平面化工艺之后，封装基板603可以用本领域已知的任何工艺来去除(或剥离)抗蚀剂层。在一个实施例中，在阻焊剂层632的顶表面被暴露之后，多个蚀刻停止部610可以设置在阻焊剂层632上并且与耦合到导电过孔620b的第一导电层611相邻。对于一个实施例，然后电介质层630可以设置在第一导电层611、导电柱612和蚀刻停止部610之上。此后，在一个实施例中，可以在电介质层630中图案化空腔645以暴露耦合到导电过孔620a和蚀刻停止部610的部分的相应的第一导电层611。
现在参考图6D，示出了根据实施例的具有EMIB包封的半导体封装600的截面图示。在实施例中，EMIB 640可以设置到空腔645中，并且用多个焊料球643耦合到第一导电层611和导电过孔620a。EMIB 640可以基本上类似于以上在图2中所述的EMIB 240a-240b。在一个实施例中，TSV 641可以设置在EMIB 640中，并且耦合到EMIB 640的导电焊盘642和EMIB640的管芯面上的导电焊盘644。在设置EMIB 640之后，包封层608可以围绕EMIB 640、焊料球643以及EMIB 640下方的相应的第一导电层611。在一些实施例中，电介质层630的额外材料可以设置在EMIB 640、导电焊盘644、空腔645和包封层608之上，其中电介质层630可以完全覆盖导电柱612的顶表面612a和EMIB 640的导电焊盘644。
现在参考图6E，示出了根据实施例的具有多个开口646的半导体封装600的截面图示。在实施例中，开口646可以被图案化到电介质层630中以暴露导电柱612的顶表面612a和导电焊盘644的顶表面，其中暴露的顶部导电表面可以用于随后形成如下所示的多个导电过孔。例如，由于可剥离芯660在整个工艺流程中保持基本上平坦的表面，因此封装基板603可以保持改进的BTV，因为每个堆积电介质层630增加了重量并且保持可剥离芯基板/面板660(或进一步使可剥离芯基板/面板660变平)。
现在参考图6F，示出了根据实施例的具有多个管芯605a-605b和过孔613的半导体封装600的截面图示。在实施例中，导电过孔613可以设置在电介质层630中，并且设置在导电焊盘644和导电柱612之上。在一个实施例中，在形成过孔之后，可以去除可剥离芯和种子层以暴露扩散层636的顶表面。在一些实施例中，封装基板603可以被翻转以用多个导电凸块604将管芯605a-605b设置并耦合到扩散层636上。管芯605a-605b可以基本上类似于以上在图4中所述的管芯405a-405b。
此外，根据一个实施例，如图6F所示，包封层680可以设置在管芯605a-605b和阻焊剂632之上。在一个实施例中，包封层680可以围绕管芯605a-605b和导电凸块604，所述导电凸块604将管芯605a-605b耦合到导电过孔620a-620b和FLI 636。在实施例中，包封层680可以设置在管芯605a-605b的顶表面之上，并且随后被平面化以具有与管芯605a-605b的顶表面基本上共面的顶表面。EMIB 640可以将管芯605a通信地耦合到管芯605b。应注意，图6F中所示的每个部件可以基本上类似于图1A-图1C和图4所示的和所述的相应的部件。
还应注意，基于期望的封装设计，图6A-图6F中所示的半导体封装600可以包括更少的或额外的封装部件。
图7A-图7F是一系列平面图图示，描述了根据一些实施例的在封装基板703中图案化多个空腔745的工艺流程700。图7A-图7F中所示的工艺流程700形成了基本上类似于上述半导体封装(例如，类似于图1A-图1C的半导体封装100)的半导体封装。因此，如上所述，根据一些实施例，工艺流程700示出了一种方式，其使用可去除的ZnO材料作为用于图案化的空腔的蚀刻停止层(或UV激光停止部材料)在封装基板中/上形成(或图案化)空腔。
现在参考图7A，示出了根据实施例的封装基板703的截面图示。在实施例中，工艺流程700可以将多个空腔745图案化到封装基板703上。封装基板703可以基本上类似于以上在图1A-图1C中所述的封装基板103。图案化的空腔745可以基本上类似于以上在图1A-图1C中所述的空腔145。对于一些实施例，导电(或铜)层731可以覆盖封装基板703。在一个实施例中，蚀刻停止层741(或蚀刻停止材料)的掩模辅助的溅射可以设置到封装基板703的包含图案的层上。在一个实施例中，蚀刻停止层741可以包括ZnO或类似的UV激光停止部材料。因此，图案化的ZnO层741可以被溅射并且用作激光停止部，以用于以下在图7C中实施的后续激光工艺。
现在参考图7B，示出了根据实施例的在设置电介质之后的封装基板703的截面图示。在实施例中，工艺流程700可以将电介质层730设置在空腔745、蚀刻停止层741和封装基板703之上。在一个实施例中，可以在封装基板703之上层合并且固化电介质层730。
现在参考图7C，示出了根据实施例的在激光切割工艺/空腔限定步骤之后的封装基板703的截面图示。在实施例中，工艺流程700可以穿过电介质层730形成激光切除部分746(或激光形成/图案化部分)以图案化封装基板703的空腔745。在一个实施例中，空腔745可以具有由激光形成部分746用激光或类似的工具/工艺来图案化的外边缘。例如，图案化的ZnO层741可以被实施为激光的激光停止部。
现在参考图7D，示出了根据实施例的在蚀刻工艺之后的封装基板703的截面图示。在实施例中，工艺流程700可以蚀刻掉蚀刻停止层，以暴露封装基板703的图案化的空腔745之上的导电表面731。例如，工艺流程700可以仅在空腔745的激光形成的边缘内实施蚀刻以在封装基板703之上形成所示出的开口。使用ZnO或类似材料的一些优点在于，不会留下电介质残留物和/或ZnO残留物，不需要机械去除电介质，并且因此不会强行实施到电介质中/上。
现在参考图7E，示出了根据实施例的在设置EMIB之后的封装基板703的截面图示。在实施例中，工艺流程700可以将多个EMIB 740设置到封装基板703的空腔745中。EMIB 740可以基本上类似于图1A-图1C的EMIB 140a-140b。在一个实施例中，EMIB 740设置在导电层731(诸如第一导电层)上，其中EMIB 740可以用多个焊料球耦合到封装基板703的第一导电层。
现在参考图7F，示出了根据实施例的在设置底部填充材料之后的封装基板703的截面图示。在实施例中，工艺流程700可以将包封层708设置在封装基板703的空腔745之上以围绕EMIB 740、导电层731的部分和焊料球。包封层708可以基本上类似于图1A-图1C的包封层108。在一个实施例中，额外的电介质材料可以在如上所述的后续步骤中设置在包封层708、EMIB 740和封装基板703之上。
应注意，基于期望的封装设计，用图7A-图7F的工艺流程700形成的半导体封装可以包括更少的或额外的封装步骤和/或部件。
图8A-图8H是一系列平面图图示，描述了根据一些实施例的用于在封装基板803中图案化多个空腔845的工艺流程800。图8A-图8H所示的工艺流程800形成基本上类似于上述半导体封装(例如，类似于图1A-图1C的半导体封装100)的半导体封装。因此，如上所述，根据一些实施例，工艺流程800示出了一种方式，其使用铜层(或铜环)作为用于图案化的空腔的蚀刻/激光停止层在封装基板中/上形成(或图案化)空腔。
现在参考图8A，示出了根据实施例的封装基板803的截面图示。在一个实施例中，工艺流程800可以将粘合层881设置在包含图案的封装基板803之上。封装基板803可以基本上类似于以上在图1A-图1C中所述的封装基板103。粘合层881可以是保护粘合剂等，包括聚对苯二甲酸乙二醇酯(PET)膜、和/或聚酯膜。对于一些实施例，导电(或铜)层831可以覆盖封装基板803，同样地，粘合层881可以设置在封装基板803的导电层831之上。
现在参考图8B，示出了根据实施例的在激光切割工艺之后的封装基板803的截面图示。在实施例中，工艺流程800可以穿过封装基板803的粘合层881形成激光切除部分844(或激光形成/图案化部分)。对于一个实施例，蚀刻停止层810可以被图案化并且设置在封装基板803上。在一个实施例中，蚀刻停止层810可以是铜环/铜层(或铜激光/铜蚀刻停止部)等，其通过激光形成部分844与导电层831分离。蚀刻停止层810可以包含在封装基板803上，以促进随后形成空腔845的外边缘(如以下在图8E中所示)。在一个实施例中，铜激光停止环810可以具有由激光形成部分844用激光或类似的工具/工艺来图案化的外边缘。
现在参考图8C，示出了根据实施例的在去除粘合层同时保留空腔中的保护膜之后的封装基板803的截面图示。在一个实施例中，工艺流程800可以去除粘合层以暴露封装基板803的图案化导电层831。对于一个实施例，在去除粘合层同时保留被保护膜覆盖的空腔845之后，基板803的其余图案全部被暴露。
现在参考图8D，示出了根据实施例的在设置电介质之后的封装基板803的截面图示。在一个实施例中，工艺流程800可以将电介质层830设置在整个基板和封装基板803的导电层831之上。在一个实施例中，电介质层830可以层合和固化在封装基板803之上。
现在参考图8E，示出了根据实施例的在激光切割工艺之后的封装基板803的截面图示。在实施例中，工艺流程800可以穿过电介质层830形成激光切除部分846，以图案化封装基板803的空腔845。在一个实施例中，空腔845可以具有由激光形成部分846用激光或类似的工具/工艺来图案化的外边缘。例如，图案化的铜环可以被实施为用于激光的激光停止部。
现在参考图8F，示出了根据实施例的在去除电介质的部分之后的封装基板803的截面图示。在实施例中，工艺流程800可以图案化电介质层830以形成空腔845，并且暴露封装基板803的导电层831。在一个实施例中，电介质层830的被去除的部分可以用蚀刻工艺等来实施。
现在参考图8G，示出了根据实施例的在设置EMIB之后的封装基板803的截面图示。在实施例中，工艺流程800可以将多个EMIB 840设置到封装基板803的空腔845中。EMIB 840可以基本上类似于图2-图3的EMIB 240a-240b和EMIB 340a-340b。在一个实施例中，EMIB840设置在导电层831(诸如第一导电层)上，其中EMIB 840可以用多个焊料球耦合到封装基板803的第一导电层。在这些实施例中，EMIB 840可以由第一导电层中的TSV和/或导电层(例如，如图2中所示的TSV和图3中所示的第一导电层)供电。
现在参考图8H，示出了根据实施例的在设置底部填充材料之后的封装基板803的截面图示。在实施例中，工艺流程800可以将包封层808设置在封装基板803的空腔845之上，以围绕EMIB 840、导电层831的部分和焊料球。包封层808可以基本上类似于图1A-图1C的包封层108。在一个实施例中，在如上所述的后续步骤中，额外的电介质材料可以设置在包封层808、EMIB 840和封装基板803之上。
应注意，基于期望的封装设计，用图8A-图8H的工艺流程800形成的半导体封装可以包括更少的或额外的封装步骤和/或部件。
图9是示出了根据一个实施例的计算机系统900的示意性框图的图示，所述计算机系统900利用具有封装基板、EMIB和FLI的器件封装910(或半导体封装)，所述FLI提供了平坦的凸块表面和具有低BTV的焊料凸块，其中FLI和金属表面层具有最严格的套刻和高密度要求。图9示出了计算设备900的示例。计算设备900容纳主板902。主板902可以包括若干部件，所述部件包括但不限于处理器904、器件封装910(或半导体封装)以及至少一个通信芯片906。处理器904物理耦合和电耦合到主板902。对于一些实施例，至少一个通信芯片906也物理耦合和电耦合到主板902。对于其他实施例，至少一个通信芯片906是处理器904的一部分。
取决于其应用，计算设备900可以包括其他部件，所述其他部件可以或可以不物理耦合和电耦合到主板902。这些其他部件包括但不限于易失性存储器(例如DRAM)、非易失性存储器(例如ROM)、闪存、图形处理器、数字信号处理器、加密处理器、芯片组、天线、显示器、触摸屏显示器、触摸屏控制器、电池、音频编码解码器、视频编码解码器、功率放大器、全球定位系统(GPS)设备、罗盘、加速计、陀螺仪、扬声器、照相机和大容量存储设备(例如硬盘驱动器、光盘(CD)、数字通用光盘(DVD)等)。
至少一个通信芯片906实现了用于向和从计算设备900传输数据的无线通信。术语“无线”及其派生词可以用于描述可以通过非固体介质通过使用调制的电磁辐射来传送数据的电路、设备、系统、方法、技术、通信信道等。所述术语并不暗示相关的设备不包含任何电线，尽管在一些实施例中它们可能不包含任何电线。至少一个通信芯片906可以实施若干无线标准或协议中的任何无线标准或协议，包括但不限于Wi-Fi(IEEE 802.11系列)、WiMAX(IEEE 802.112系列)、IEEE 802.20、长期演进(LTE)、Ev-DO、HSPA+、HSDPA+、HSUPA+、EDGE、GSM、GPRS、CDMA、TDMA、DECT、蓝牙及其派生词、以及指定为3G、4G、5G及更高版本的任何其他的无线协议。计算设备900可以包括多个通信芯片906。例如，第一通信芯片906可以专用于较短范围的无线通信，诸如Wi-Fi和蓝牙，而第二通信芯片906可以专用于较长范围的无线通信，诸如GPS、EDGE、GPRS、CDMA、WiMAX、LTE、Ev-DO以及其他。
计算设备900的处理器904包括封装在处理器904内的集成电路管芯。器件封装910可以是但不限于是基板、封装基板和/或PCB。在一个实施例中，器件封装910可以是如本文所述的半导体封装。器件封装910可以包括EMIB、导电层和/或图案化的蚀刻停止部或本文所述的附图中的任何其他部件，在图案化的蚀刻停止部中，导电层包括FLI，所述FLI初始被图案化并且设置在刚性且平坦的载体上，从而实现具有平坦表面和低BTV的焊料凸块(例如，如图1A-图6F所示)。
应注意，器件封装910可以是单个部件/器件、部件的子集和/或整个系统，因为材料、特征和部件可以限制于器件封装910和/或计算设备900的可能需要如本文所述的具有高精度和高密度的无芯的基于EMIB的封装基板的任何其他部件(例如，主板902、处理器904和/或计算设备900的任何其他部件可能需要如本文所述的半导体封装的实施例)。
对于某些实施例，集成电路管芯可以与一个或多个器件一起封装在封装基板上，所述封装基板包括热稳定的RFIC和用于无线通信的天线以及如本文所述的器件封装，以减小计算设备的z高度。术语“处理器”可以指处理来自寄存器和/或存储器的电子数据以将该电子数据转换成可以存储在寄存器和/或存储器中的其他电子数据的任何设备或设备的一部分。
至少一个通信芯片906还包括封装在通信芯片906内的集成电路管芯。对于一些实施例，通信芯片的集成电路管芯可以与一个或多个器件封装在包括一个或多个如本文所述的器件封装的封装基板上。
在前述说明书中，已经参考说明书中的具体的示例性实施例来描述了实施例。然而，应该记住，所有这些和类似的术语都与适当的物理量相关联，并且仅仅是应用于这些量的方便的标签。显而易见的是，在不脱离更广泛的精神和范围的情况下，可以对其进行各种修改。因此，说明书和附图应被看作是说明性意义而不是限制性意义。
以下示例涉及其他的实施例。不同实施例的各种特征可以与包括的一些特征和排除的其他特征进行各种组合，以满足各种不同的应用。
下列示例涉及其他的实施例：
示例1是半导体封装，包括：多个导电层，所述多个导电层在封装基板之上，其中，所述多个导电层包括封装基板中的第一导电层和第一级互连(FLI)；阻焊剂，所述阻焊剂围绕FLI，其中，阻焊剂具有的顶表面与FLI的多个顶表面基本上共面；桥，所述桥用多个焊料球直接耦合到第一导电层，其中，第一导电层耦合到FLI；以及电介质，所述电介质在封装基板的多个导电层、桥和阻焊剂之上。
在示例2中，示例1的主题可以可选地包括：桥是嵌入式多管芯互连桥(EMIB)。
在示例3中，示例1-2的主题可以可选地包括：第一导电层包括多个第一导电焊盘和多个第二导电焊盘，并且其中，FLI包括多个第一导电过孔、多个第二导电过孔、多个扩散层以及多个第三导电焊盘。
在示例4中，示例3的主题可以可选地包括：多个第一导电焊盘用多个第一导电过孔和扩散层耦合到多个第三导电焊盘，其中，多个第二导电焊盘用多个第二导电过孔和扩散层耦合到多个第三导电焊盘，其中，多个扩散层在多个第三导电焊盘与多个第一导电过孔和多个第二导电过孔之间，其中，多个第一导电过孔和多个第二导电过孔具有顶表面和与顶表面相对的底表面，并且其中，多个第一导电过孔和多个第二导电过孔的顶表面直接耦合到多个扩散层。
在示例5中，示例4的主题可以可选地包括：多个第一过孔和多个第二过孔的顶表面具有的宽度小于多个第一过孔和多个第二过孔的底表面的宽度。
在示例6中，示例3的主题可以可选地包括：FLI的多个顶表面是多个第三导电焊盘的顶表面，并且其中，多个第一导电焊盘和多个第二导电焊盘在阻焊剂上。
在示例7中，示例3的主题可以可选地包括：导电环层，所述导电环层在阻焊剂上，其中，导电环层围绕多个第一导电焊盘；多个导电焊盘，所述多个导电焊盘在桥的底表面上，其中，桥的底表面与桥的顶表面相对，并且其中，桥的多个导电焊盘用多个焊料凸块直接耦合到第一导电层的多个第一导电焊盘；以及包封层，所述包封层围绕多个第一导电焊盘、多个焊料凸块、导电环层的一部分和桥的一部分。
在示例8中，示例7的主题可以可选地包括：多个第一导电过孔具有的厚度基本上等于多个第二导电过孔的厚度，其中，导电环层具有的厚度基本上等于多个第一导电焊盘和多个第二导电焊盘的厚度，并且其中，多个第一导电焊盘具有的宽度小于多个第二导电焊盘的宽度。
在示例9中，示例7的主题可以可选地包括：电介质在桥的顶表面与多个导电层中的第三导电层之间，并且围绕桥的顶表面和多个导电层中的第三导电层，其中，导电环层包括一种或多种导电材料，其中，一种或多种导电材料包括铜、氧化锌、氧化铁或氧化铜，其中，当导电环层是铜环层时，桥用穿硅过孔(TSV)或FLI的导电层耦合到电源，其中，FLI的导电层在多个第一过孔中的一个或多个上，并且耦合到多个第一过孔中的一个或多个，并且其中，TSV将第三导电层耦合到桥的多个导电焊盘。
示例10是半导体封装，包括：多个导电层，所述多个导电层在封装基板之上，其中，多个导电层包括封装基板中的第一导电层和FLI；多个导电柱，所述多个导电柱耦合到第一导电层和FLI，其中，第一导电层耦合到FLI；阻焊剂，所述阻焊剂围绕FLI，其中，阻焊剂具有的顶表面与FLI的多个顶表面基本上共面；桥，所述桥用多个焊料球直接耦合到第一导电层；电介质，所述电介质在封装基板的多个导电层、多个导电柱、桥和阻焊剂之上；以及多个管芯，所述多个管芯在封装基板之上，其中，多个管芯用多个导电凸块直接耦合到FLI，并且其中，多个管芯与桥通信耦合。
在示例11中，示例10的主题可以可选地包括：桥是EMIB，并且其中，第一导电层包括多个第一导电焊盘和多个第二导电焊盘，并且其中，FLI包括多个第一导电过孔、多个第二导电过孔以及多个扩散层。
在示例12中，示例10-11的主题可以可选地包括：多个第一导电焊盘用多个第一导电过孔耦合到多个扩散层，其中，多个第二导电焊盘用多个第二导电过孔耦合到多个扩散层，其中，多个扩散层在多个导电凸块与多个第一导电过孔和多个第二导电过孔之间，其中，多个第一导电过孔和多个第二导电过孔具有顶表面和与顶表面相对的底表面，并且其中，多个第一导电过孔和多个第二导电过孔的顶表面直接耦合到多个扩散层。
在示例13中，示例12的主题可以可选地包括：多个第一过孔和多个第二过孔的顶表面具有的宽度小于多个第一过孔和多个第二过孔的底表面的宽度。
在示例14中，示例11的主题可以可选地包括：FLI的多个顶表面是多个扩散层的顶表面，其中，多个第一导电焊盘和多个第二导电焊盘在阻焊剂上，并且其中，多个扩散层直接耦合到多个导电凸块以及多个第一导电过孔和多个第二导电过孔。
在示例15中，示例11的主题可以可选地包括：导电环层，所述导电环层在阻焊剂上，其中，导电环层围绕多个第一导电焊盘；桥的底表面上的多个第三导电焊盘和桥的顶表面上的多个第四导电焊盘，其中，桥的底表面与桥的顶表面相对，并且其中，桥的多个第三导电焊盘用多个焊料凸块直接耦合到第一导电层的多个第一导电焊盘；第一包封层，所述第一包封层围绕多个第一导电焊盘、多个焊料凸块、导电环层的一部分和桥的一部分；以及第二包封层，所述第二包封层在多个管芯和封装基板之上，其中第二包封层围绕导电凸块。
在示例16中，示例15的主题可以可选地包括：多个第一导电过孔具有的厚度基本上等于多个第二导电过孔的厚度，其中，导电环层具有的厚度基本上等于多个第一导电焊盘和多个第二导电焊盘的厚度，并且其中，多个第一导电焊盘具有的宽度小于多个第二导电焊盘的宽度。
在示例17中，示例16的主题可以可选地包括：电介质围绕多个第四导电焊盘和桥的顶表面，其中，多个导电层包括耦合到多个导电柱和第四导电焊盘的多个第三过孔，其中，导电环层包括一种或多种导电材料，其中，一种或多种导电材料包括铜、氧化锌、氧化铁或氧化铜，其中，桥具有耦合到桥的多个第三导电焊盘和多个第四导电焊盘的多个TSV，其中，当导电环层是铜环层时，桥用多个TSV或FLI的导电层耦合到电源，并且其中，FLI的导电层在多个第一过孔中的一个或多个上，并且耦合到多个第一过孔中的一个或多个。
示例18是用于形成半导体封装的方法，所述方法包括：在载体的第一表面上设置多个FLI，其中，所述载体包括种子层和可释放的基板，并且其中，种子层附接到可释放的基板；将阻焊剂设置在载体上，并且将第一导电层设置在阻焊剂之上，其中，第一导电层耦合到FLI，其中，阻焊剂围绕FLI以形成第一封装基板，其中，第一导电层包括多个第一导电焊盘和多个第二导电焊盘，其中，FLI包括多个第一导电过孔、多个第二导电过孔、多个扩散层以及多个第三导电焊盘，并且其中，阻焊剂和第三导电焊盘直接在载体的种子层上；将电介质设置在第一封装基板的第一导电层和阻焊剂之上；穿过电介质设置第二导电层，其中，第二导电层在多个第二导电焊盘之上，并且用多个第三导电过孔耦合到多个第二导电焊盘；图案化所述电介质以在多个第一导电焊盘之上形成空腔；将桥设置到空腔中以及多个第一导电焊盘之上，其中，桥用多个焊料球直接耦合到多个第一导电焊盘；将电介质设置在桥、第一导电层和第二导电层以及第一封装基板之上；穿过电介质设置第三导电层，其中，第三导电层在桥和第二导电层之上，其中，第三导电层用多个第四过孔耦合到第二导电层，其中，多个第五过孔在第三导电层上，并且其中，电介质具有的表面与多个第五过孔的多个表面基本上共面；将载体的可释放的基板与种子层分离，其中，种子层保持耦合到第一封装基板；以及去除种子层以暴露FLI的第三导电焊盘的多个表面，其中，阻焊剂具有的表面与FLI的第三导电焊盘的多个表面基本上共面。
在示例19中，示例18的主题可以可选地包括第二封装基板，所述第二封装基板对称地形成在载体的第二表面之上并与第一封装基板的形成基本上是并行的，并且其中，第一封装基板形成在载体上方，并且第二封装基板形成在载体下方。
在示例20中，示例18-19的主题可以可选地包括：所述桥是EMIB。
在示例21中，示例18-20的主题可以可选地包括：多个第一导电焊盘用多个第一导电过孔和扩散层耦合到多个第三导电焊盘，其中，多个第二导电焊盘用多个第二导电过孔和扩散层耦合到多个第三导电焊盘，其中，多个扩散层在多个第三导电焊盘与多个第一导电过孔和多个第二导电过孔之间，其中，多个第一导电过孔和多个第二导电过孔具有顶表面和与顶表面相对的底表面，并且其中，多个第一导电过孔和多个第二导电过孔的顶表面直接耦合到多个扩散层。
在示例22中，示例18-21的主题可以可选地包括：多个第一过孔和多个第二过孔的顶表面具有的宽度小于多个第一过孔和多个第二过孔的底表面的宽度，并且其中，多个第一导电焊盘和多个第二导电焊盘在阻焊剂上。
在示例23中，示例18-22的主题可以可选地包括：将导电环层设置在阻焊剂上，其中，导电环层围绕多个第一导电焊盘，其中，多个导电焊盘在桥的底表面上，其中，桥的底表面与桥的顶表面相对，并且其中，桥的多个导电焊盘用多个焊料凸块直接耦合到第一导电层的多个第一导电焊盘；以及将包封层设置在空腔中，以围绕多个第一导电焊盘、多个焊料凸块、导电环层的一部分和桥的一部分。
在示例24中，示例23的主题可以可选地包括：多个第一导电过孔具有的厚度基本上等于多个第二导电过孔的厚度，其中，导电环层具有的厚度基本上等于多个第一导电焊盘和多个第二导电焊盘的厚度，并且其中，多个第一导电焊盘具有的宽度小于多个第二导电焊盘的宽度。
在示例25中，示例23的主题可以可选地包括：电介质在桥的顶表面与第三导电层之间，并且围绕桥的顶表面与第三导电层，其中，导电环层包括一种或多种导电材料，其中，一种或多种导电材料包括铜、氧化锌、氧化铁或氧化铜，其中，当导电环层是铜环层时，桥用TSV或FLI的导电层耦合到电源，其中，FLI的导电层在多个第一过孔中的一个或多个上，并且耦合到多个第一过孔中的一个或多个，并且其中，TSV将第三导电层耦合到桥的多个导电焊盘。
在前述说明书中，已经参考说明书中的具体的示例性实施例来描述了方法和装置。显而易见的是，在不脱离更广泛的精神和范围的情况下，可以对其进行各种修改。因此，说明书和附图应被看作是说明性意义而不是限制性意义。