阅读说明：本技术 半导体封装及其制造方法 (Semiconductor package and method of manufacturing the same ) 是由 陈政远 李基铭 陈俊辰 余远灏 于 2019-10-28 设计创作，主要内容包括：一种半导体封装包含衬底、预制馈电元件、预制屏蔽元件和封装体。所述预制馈电元件设置在所述衬底上,并且所述预制馈电元件设置在所述衬底上并与所述预制馈电元件相邻。所述封装体封装所述预制馈电元件和所述预制屏蔽元件。(A semiconductor package includes a substrate, a prefabricated feed element, a prefabricated shield element, and a package body. The pre-formed feeding element is disposed on the substrate and disposed on and adjacent to the substrate. The package encapsulates the pre-formed feeding element and the pre-formed shielding element.)

半导体封装及其制造方法

技术领域

本公开涉及半导体封装及其制造方法，更特别地，涉及包含至少两个半导体组件的半导体封装及其制造方法。

背景技术

一直希望将一个以上的半导体组件并入到单个半导体封装中以减小封装的尺寸。并入多个半导体组件的半导体封装可以被称为系统级封装(SiP)。因为半导体封装中的半导体组件需要与外部环境的电连接，所以此些电连接及其制造工艺对于确定半导体组件能否正常工作或能否达到所需性能很重要。

发明内容

在一个实施例中，半导体封装包含衬底；预制馈电元件；预制屏蔽元件；以及封装体。预制馈电元件设置在衬底上，并且预制馈电元件设置在衬底上并与预制馈电元件相邻。封装体封装预制馈电元件和预制屏蔽元件。

在一个实施例中，半导体封装包含衬底和RF结构。RF结构设置在衬底上并包含馈电元件和与馈电元件相邻的屏蔽元件，其中从馈电元件到屏蔽元件的间距为约1000μm到约1500μm，其中在约0.5GHz到约70GHz下插入损耗≥-0.5dB。

在一个实施例中，半导体封装包含衬底和RF结构。RF结构设置在衬底上并包含馈电元件和与馈电元件相邻的屏蔽元件，其中从馈电元件到屏蔽元件的间距为约1000μm到约1500μm，其中在约0.5MHz到约80MHz下回波损耗≤-10dB。

在一个实施例中，半导体封装包含衬底和RF结构。RF结构设置在衬底上并包含馈电元件和与馈电元件相邻的屏蔽元件，其中从馈电元件到屏蔽元件的间距为约0μm<间距≤约800μm，在约60GHz到约75GHz下插入损耗≥-0.5dB。

在一个实施例中，半导体封装包含衬底和RF结构。RF结构设置在衬底上并包含馈电元件和与馈电元件相邻的屏蔽元件，其中从馈电元件到屏蔽元件的间距为约0μm<间距≤约800μm，其中在约0.5MHz到约80MHz下回波损耗≤-10dB。

在一个实施例中，一种制造方法包含(a)在衬底上形成RF结构，该RF结构包含馈电元件和与馈电元件相邻的屏蔽元件；和(b)模制衬底、馈电元件和屏蔽元件。

附图说明

图1(a)说明根据本公开的一个实施例的半导体封装的横截面视图。

图1(b)说明根据本公开的一个实施例的图1(a)的第二半导体组件沿A-A线的顶视图。

图1(c)说明图1(a)所示的第二半导体组件的实施例的区域B的放大视图。

图2说明根据本公开的一个实施例的半导体封装的横截面视图。

图3(a)说明根据本公开的一个实施例的半导体封装的横截面视图。

图3(b)说明图3(a)所示的第三半导体组件的实施例的导电通孔的区域C的放大视图。

图3(c)说明图3(a)所示的第二半导体组件的实施例的区域D的放大视图。

图4说明根据本公开的一个实施例的半导体封装的横截面视图。

图5说明根据本公开的一个实施例的半导体封装的横截面视图。

图6说明根据本公开的一个实施例的半导体封装的横截面视图。

图7说明根据本公开的一个实施例的半导体封装的横截面视图。

图8说明根据本公开的一个实施例的半导体封装的横截面视图。

图9说明根据本公开的一个实施例的半导体封装的横截面视图。

图10(a)说明根据本公开的实施例的第二半导体组件的顶视图。

图10(b)说明根据本公开的实施例的第二半导体组件的顶视图。

图11(a)说明根据本公开的实施例的第二半导体组件的顶视图。

图11(b)说明根据本公开的实施例的第二半导体组件的顶视图。

图11(c)说明根据本公开的实施例的第二半导体组件的顶视图。

图11(d)说明根据本公开的实施例的第二半导体组件的顶视图。

图11(e)说明根据本公开的实施例的第二半导体组件的顶视图。

图12(a)-12(b)说明用于制造半导体封装(例如，图1(a)的半导体封装)的方法。

图12(a)-12(c)说明用于制造半导体封装(例如，图3(a)的半导体封装)的方法。

图12(a)-12(d)说明用于制造半导体封装(例如，图4的半导体封装)的方法。

图12(a)-12(e)说明用于制造半导体封装(例如，图5的半导体封装)的方法。

图12(a)-12(f)说明用于制造半导体封装(例如，图7的半导体封装)的方法。

具体实施方式

除非另有说明，否则关于图中所示的取向指示空间描述，例如“顶部”、“侧面”、“在……之上”等。应该理解的是，本文使用的空间描述仅出于说明目的，并且本文描述的结构的实际实施方式可以以任何取向或方式在空间上布置，只要本公开的实施例的优点不会因此布置而偏离。

图1(a)说明根据本公开的一个实施例的半导体封装100的横截面视图。半导体封装100包含衬底101、第一半导体组件102、第二半导体组件104和封装体106。

衬底101具有第一表面101a、第二表面101b和侧表面101c。第一表面101a与第二表面101b相对。侧表面101c在第一表面101a和第二表面101b之间延伸。在图1(a)所示的实施例中，衬底101包含至少一个与衬底101的第一表面101a相邻设置的接合焊盘114。接合焊盘114可以是例如迹线的接触焊盘。在图1(a)的实施例中，第一表面101a是主动表面，接合焊盘114是接触焊盘，并且接合焊盘114直接设置在(例如，物理接触)衬底101的第一表面101a上。接合焊盘114可以包含例如铜、金、铟、锡、银、钯、锇、铱、钌、钛、镁、铝、钴、镍或锌、其它金属、金属合金、或其两种或更多种的组合。

第一半导体组件102设置在衬底101的第一表面101a上。第一半导体组件102可以是任何半导体组件，包含例如芯片、封装、内插器或其组合。在图1(a)所示的实施例中，第一半导体组件102是包含至少一个导电连接器112的芯片。第一导电连接器112接触接合焊盘114。导电连接器112可以是例如柱体结构，其可以包含凸块下金属化(UBM)层、柱体、阻障层、焊料层、或其两种或更多种的组合、或焊料/柱形凸块。

第二半导体组件104设置在衬底101的第一表面101a上。第二半导体组件104可以是任何半导体组件，包含例如RF结构。RF结构可以包含至少一个馈电元件和至少一个屏蔽元件。根据本公开，馈电元件和屏蔽元件是预制的，使得它们的性质可以预先确定并形成任何所需的形状，例如包含类方形状、类三角形状、类圆形状、类矩形状、类五边形状、类六边形状、类七边形状、类八边形状、类梯形状、类椭圆形状、类菱形状或类平行四边形状柱形。不同于通过光刻与衬底上的蚀刻(或钻孔)和电镀相结合形成的馈电通孔或屏蔽通孔或接地通孔，其中通孔的形状完全取决于钻孔或蚀刻技术并且通孔的性质完全取决于电镀技术，根据本公开的实施例的馈电元件和屏蔽元件是预制的，例如通过模制，其中它们的形状和性质可以控制。因此，可以避免由电镀引起的馈电通孔或屏蔽通孔或接地通孔中的空隙，这可以减少信号损失。

在图1(a)所示的实施例中，第二半导体组件104包含设置在衬底101的第一表面101a上的至少一个预制馈电元件104b和设置在衬底101的第一表面101a上并与预制馈电元件104b相邻的至少一个预制屏蔽元件104a、104c。预制馈电元件104b和预制屏蔽元件104a、104c彼此隔开一段距离。屏蔽元件104a、104c可以包含彼此间隔开的多个小件104a、104c。馈电元件104b和屏蔽元件104a、104c可以通过表面贴装技术(SMT)设置在衬底101上。在图1所示的实施例中，馈电元件104b和屏蔽元件104a、104c通过表面贴装技术(SMT)用焊膏110设置在衬底101上。

封装体106设置在第一半导体组件102和第二半导体组件104之间。封装体106封装预制馈电元件104b和预制屏蔽元件104a、104c。在图1(a)所示的实施例中，预制馈电元件104b在封装体106中界定第一空间，并且预制屏蔽元件104a、104c在封装体106中界定第二空间，其中封装体106围绕它们并容纳第一空间和第二空间。封装体106可以从预制屏蔽元件104a延伸到第一半导体组件102。封装体106可以覆盖第一半导体组件102、预制馈电元件104b、预制屏蔽元件104a、104c和衬底101的第一表面101a，但不覆盖衬底101的侧表面101c。封装体106可以是例如焊接掩模(其材料是例如聚酰亚胺(PI))、钝化层(其材料是例如金属氧化物)或底部填充料。封装体106可以包含填料，其材料是例如二氧化硅和/或碳，用于减少管芯上的应力和所得的半导体封装的翘曲。

图1(b)说明根据本公开的一个实施例的图1(a)的第二半导体组件104沿A-A线的顶视图。第二半导体组件104包括一个馈电元件104b和一个屏蔽元件104a、104c。屏蔽元件104a、104c围绕馈电元件104b。屏蔽元件104a、104c包括彼此间隔开的两个小件104a、104c，并且包含在它们之间的至少一个开口。屏蔽元件104a、104c与馈电元件104b相邻设置并且位于彼此的相对侧。从屏蔽元件104a、104c的中心到馈电元件104b的中心的距离X(间距)根据第二半导体组件104的期望性质确定。

在本公开的一个实施例中，对于RF结构，间距X可以是约1000μm到约1500μm，其中在约0.5GHz到约70GHz下插入损耗≥0.5dB。

在本公开的一个实施例中，对于RF结构，间距X可以是约1000μm到约1200μm，其中在约0.5GHz到约70GHz下插入损耗≥0.5dB。

在本公开的一个实施例中，对于RF结构，间距X可以是约1300μm到约1500μm，其中在约0.5GHz到约70GHz下插入损耗≥0.5dB。

在本公开的一个实施例中，对于RF结构，间距X可以是约1000μm到约1500μm，其中在约0.5MHz到约80MHz下回波损耗≤-10dB。

在本公开的一个实施例中，间距X可以是约1300μm到1500μm，其中在约0.5MHz到约60MHz下回波损耗≤-10dB。

在本公开的一个实施例中，间距X可以是约0μm<间距≤800μm，其中在约60GHz到约75GHz下插入损耗≥-0.5dB。

在本公开的一个实施例中，间距X可以是约0μm<间距≤800μm，其中在约60MHz到约80MHz下回波损耗≤-10dB。

馈电元件104b和屏蔽元件104a、104c全部被封装体106围绕。馈电元件104b和屏蔽元件104a、104c可以具有不同的形状，这取决于模制技术或用于形成它们的技术。在图1(b)所示的实施例中，馈电元件104b的外边界类似于屏蔽元件104a的外边界，并且屏蔽元件104a的外边界可以类似于相对的屏蔽元件104c的外边界。在图1(b)所示的实施例中，馈电元件104b和屏蔽元件104a、104c具有类圆形状柱形。

图1(c)说明图1(a)所示的第二半导体组件104的实施例的区域B的放大视图。在图1(c)所示的实施例中，封装体106包含填料122。填料122与馈电元件104b和屏蔽元件104a、104c相邻。填料122可以是规则或不规则的形状。在图1(c)所示的实施例中，填料122的形状保持完整，因为馈电元件104b和屏蔽元件104a、104c是根据本公开的实施例预制的，而不是通过光刻与蚀刻(或钻孔)和电镀相结合形成的。因此，封装体106中的填料122不会被蚀刻或钻孔损坏，并且其形状可保持完整。因此，填料122的效果，例如减少管芯上的应力和所得的半导体封装的翘曲，将不会受到影响并且可以保持。

图2说明根据本公开的一个实施例的半导体封装200的横截面视图。图2中的半导体封装200类似于图1中的半导体封装100，不同之处包含，半导体封装200包含第一封装体216和第二封装体206。第一封装体216与第二封装体206相邻。第一封装体216封装第二半导体组件204。特别地，第一封装体216覆盖预制馈电元件204b、预制屏蔽元件204a、204c和衬底201的第一表面201a，但不覆盖衬底201的侧表面201c。第二封装体206覆盖第一半导体组件202和衬底201的第一表面201a，但不覆盖衬底201的侧表面201c。第一封装体216和第二封装体206由不同的材料构成。第一封装体216和第二封装体206可以包含填料，其材料是例如二氧化硅和/或碳，用于减少管芯上的应力和所得的半导体封装的翘曲。

图3(a)说明根据本公开的一个实施例的半导体封装300的横截面视图。图3中的半导体封装300类似于图1中的半导体封装100，不同之处包含，半导体封装300进一步包含设置在封装体306中的第三半导体组件318。第三半导体组件318设置在第一半导体组件302和第二半导体组件304之间。第三半导体组件318可以是例如将第一半导体组件302与第二半导体组件304分隔开的隔室，或导电通孔。在图3(a)所示的实施例中，第三半导体组件318是导电通孔，其从衬底308到封装体306的表面延伸通过封装体306并通过钻孔(或蚀刻)和电镀形成。

图3(b)说明图3(a)所示的第三半导体组件318的实施例的导电通孔318的区域C的放大视图。图3(c)说明图3(a)所示的第二半导体组件304的实施例的区域D的放大视图。封装体306包含与导电通孔318相邻的填料320和与馈电元件304b和屏蔽元件304a、304c相邻的填料322。如上面针对图1(c)所述，与馈电元件304b和屏蔽元件304a、304c相邻的填料322的形状保持完整，因此它们的效果也是如此。与邻近馈电元件304b和屏蔽元件304a、304c的那些填料322相反，与导电通孔318相邻的填料320在形状上不能保持完整，因为它们被形成导电通孔的钻孔或蚀刻工艺损坏。因此，将降低与通过钻孔或蚀刻工艺形成的通孔相邻的填料320的效果，例如在减少所得的半导体封装的应力或翘曲上。因此，将预制的半导体组件与通过钻孔(或蚀刻)和电镀形成的半导体组件进行比较，显然与它们相邻的封装体的功效将不同并且恶化。

图4说明根据本公开的一个实施例的半导体封装400的横截面视图。图4中的半导体封装400类似于图3(a)中的半导体封装300，不同之处包含，半导体封装400包含设置在封装体406上的导电层424。导电层424覆盖封装体406的顶表面406a、封装体406的侧表面406b、406c、第二半导体组件404(包含馈电元件404b和屏蔽元件404a、404c)的暴露表面和第三半导体组件418的暴露表面。导电层424可以是例如屏蔽层或共形屏蔽层。

图5说明根据本公开的一个实施例的半导体封装500的横截面视图。图5中的半导体封装500类似于图4中的半导体封装400，不同之处包含，设置在封装体506上的导电层524覆盖封装体506的顶表面506a、封装体506的侧表面506b、506c中的仅一个、第三半导体组件518的暴露表面，但不覆盖第二半导体组件504(包含馈电元件504b和屏蔽元件504a、504c)的暴露表面。

图6说明根据本公开的一个实施例的半导体封装600的横截面视图。图6中的半导体封装600类似于图3(a)中的半导体封装300，不同之处包含，半导体封装600包含设置在封装体606上的连接器628。连接器628与第二半导体组件604相邻设置。在图6所示的实施例中，连接器628设置在馈电元件604b和屏蔽元件604a、604c上。连接器628可以是例如用于连接到天线层的连接器。

图7说明根据本公开的一个实施例的半导体封装700的横截面视图。图7中的半导体封装700类似于图5中的半导体封装500，不同之处包含，半导体封装700包含设置在封装体706上的连接器728。连接器728与第二半导体组件704相邻设置。在图7所示的实施例中，连接器728设置在馈电元件704b和屏蔽元件704a、704c上。连接器728可以是例如用于连接到天线层的连接器。

图8说明根据本公开的一个实施例的半导体封装800的横截面视图。图8中的半导体封装800类似于图7中的半导体封装700，不同之处包含，半导体封装800包含与馈电元件804b和屏蔽元件804a、804c相邻设置并且电连接到馈电元件804b和屏蔽元件804a、804c的天线层830。在图8所示的实施例中，天线层830包含连接到设置在馈电元件804b和屏蔽元件804a、804c上的第一连接器828的第二连接器832。

图9说明根据本公开的一个实施例的半导体封装900的横截面视图。图9中的半导体封装900类似于图1(a)中的半导体封装100，不同之处包含，半导体封装900包含设置在衬底908上的第三半导体组件934，并且封装体906暴露第二半导体组件904和第三半导体组件934。第三半导体组件934设置在衬底901的第一表面901a上，并且可以位于第二半导体组件904的相同侧或相对侧。第三半导体组件934可以是任何半导体组件，包含例如RF结构、芯片、封装、内插器或其组合。第三半导体组件934可以与第二半导体组件904相同或不同。在图9所示的实施例中，第三半导体组件934是RF结构，其包含至少一个预制馈电元件934b和至少一个预制屏蔽元件934a、934c并且设置在第二半导体组件904的相对侧。

图10(a)说明根据本公开的实施例的第二半导体组件的顶视图。第二半导体组件1004包括一个馈电元件1004b和四个屏蔽元件1004a、1004c、1004d、1004e。四个屏蔽元件1004a、1004c、1004d、1004e与馈电元件1004b相邻设置。四个屏蔽元件1004a、1004c、1004d、1004e围绕馈电元件1004b。屏蔽元件1004a、1004c、1004d、1004e包含在每个小件1004a、1004c、1004d、1004e之间的开口。四个屏蔽元件1004a、1004c、1004d、1004e通过封装体1006彼此间隔开。四个屏蔽元件1004a、1004c、1004d、1004e可以以任何布置围绕馈电元件1004b，例如类方形状、类圆形状、类矩形状、类梯形状、类椭圆形状、类菱形状或类平行四边形状布置。在图10(a)所示的实施例中，四个屏蔽元件1004a、1004c、1004d、1004e以类圆形状布置围绕馈电元件1004b。

图10(b)说明根据本公开的实施例的第二半导体组件的顶视图。图10(b)中的第二半导体组件1005类似于图10(a)中的第二半导体组件1004，不同之处包含，第二半导体组件1005包含与馈电元件1004b相邻设置的八个屏蔽元件1004a、1004c、1004d、1004e、1004f、1004g、1004h、1004i。八个屏蔽元件1004a、1004c、1004d、1004e、1004f、1004g、1004h、1004i以类圆形状布置围绕馈电元件1004b。

图11(a)说明根据本公开的实施例的第二半导体组件的顶视图。图11(a)中的第二半导体组件1104类似于图1(b)中的第二半导体组件104，不同之处包含，屏蔽元件1104a、1104c预制成类矩形状柱形。

图11(b)说明根据本公开的实施例的第二半导体组件的顶视图。图11(b)中的第二半导体组件1105类似于图11(a)中的第二半导体组件1104，不同之处包含，第二半导体组件1105包含与馈电元件1105b相邻设置的三个屏蔽元件1105a、1105c、1105d。三个屏蔽元件1105a、1105c、1105d围绕馈电元件1105b。三个屏蔽元件1105a、1105c、1105d可以围绕馈电元件1105b的周围的约3/4。

图11(c)说明根据本公开的实施例的第二半导体组件的顶视图。图11(c)中的第二半导体组件1107类似于图11(b)中的第二半导体组件1105，不同之处包含，三个屏蔽元件1107a、1107c、1107d彼此接触，并且它们每个之间不存在开口。

图11(d)说明根据本公开的实施例的第二半导体组件的顶视图。图11(c)中的第二半导体组件1109类似于图11(b)中的第二半导体组件1105，不同之处包含，存在四个屏蔽元件1109a、1109c、1109d、1109e围绕馈电元件1109b。四个屏蔽元件1109a、1109c、1109d、1109e以类方形状布置围绕馈电元件1109b。

图11(e)说明根据本公开的实施例的第二半导体组件的顶视图。图11(e)中的第二半导体组件1111类似于图11(d)中的第二半导体组件1109，不同之处包含，四个屏蔽元件1111a、1111c、1111d、1111e彼此接触，并且它们每个之间不存在开口。

图12(a)-12(b)说明用于制造半导体封装(例如，图1(a)的半导体封装100)的方法。图12(a)-12(c)说明用于制造半导体封装(例如，图3(a)的半导体封装300)的方法。图12(a)-12(d)说明用于制造半导体封装(例如，图4的半导体封装400)的方法。图12(a)-12(e)说明用于制造半导体封装(例如，图5的半导体封装500)的方法。图12(a)-12(f)说明用于制造半导体封装(例如，图7的半导体封装700)的方法。

参考图12(a)，第一半导体组件702和第二半导体组件704提供在衬底701上。第一半导体组件702是包含至少一个导电连接器712的芯片。第二半导体组件704是包含至少一个馈电元件704b和至少一个屏蔽元件704a、704c的RF结构。衬底701包含至少一个接合焊盘714。屏蔽元件包括两个小件704a、704c。馈电元件704b和屏蔽元件704a、704c在被提供在衬底701上之前通过模制技术预制成类圆形状柱形。预制馈电元件704b和预制屏蔽元件704c通过表面贴装技术(SMT)设置在衬底701上。SMT工艺的温度优选控制在约200℃以下。在SMT工艺中，焊膏710的工作温度优选在约200℃以下。

参考图12B，通过例如模制将封装体706设置在第一半导体组件702和第二半导体组件704之间。封装体706封装第一半导体组件702、预制馈电元件704b和预制屏蔽元件704a、704c。封装体706覆盖第一半导体组件702、预制馈电元件704b和预制屏蔽元件704a、704c，围绕预制馈电元件704b和预制屏蔽元件704a、704c，并且从预制屏蔽元件704a延伸到第一半导体组件702。封装体706可以是例如焊接掩模(其材料是例如聚酰亚胺(PI))或钝化层(其材料是例如金属氧化物)或底部填充料。封装体706可以包含填料，其材料是例如二氧化硅和/或碳。

参考图12C，第三半导体组件718设置在封装体706中。第三半导体组件718设置在第一半导体组件702和第二半导体组件704之间。第三半导体组件718可以是例如将第一半导体组件702与第二半导体组件704分隔开的隔室，或导电通孔。封装体706界定用于形成隔室或导电通孔的位置。隔室或导电通孔可以通过钻孔(或蚀刻)和电镀形成。因此，如上针对包含与隔室或导电通孔718相邻的填料的封装体706所述，它们的形状不能保持完整，因为它们被钻孔或蚀刻工艺损坏，因此它们作为填料在封装体706中的效果将会恶化。

参考图12D，研磨封装体706以暴露第二半导体组件704。随后，执行分离技术(例如，锯切)以获得各个半导体封装，例如图3(a)的半导体封装300。导电层724通过例如电镀技术设置在封装体706上，其中它覆盖封装体706的顶表面706a、封装体706的侧表面706b、706c、第二半导体组件704(包含馈电元件704b和屏蔽元件704a、704c)的暴露表面和第三半导体组件718的暴露表面。导电层724可以是例如屏蔽层或共形屏蔽层。

参考图12E，导电层724设置在封装体706上，其中它仅选择性覆盖封装体706的顶表面706a、封装体706的侧表面706b、706c中的一个、第三半导体组件718的暴露表面，第二半导体组件704的暴露表面除外，导电层724可以是例如屏蔽层或共形屏蔽层，并且可以通过光刻与蚀刻和电镀或物理气相沉积相结合来形成。

参考图12F，连接器728设置在封装体706上。连接器728与第二半导体组件704相邻设置。在图7所示的实施例中，连接器728设置在馈电元件704b和屏蔽元件704a、704c上。连接器728可以是例如用于连接到天线层的连接器。连接器728可以通过光刻与蚀刻和电镀或物理气相沉积相结合来形成。

如本文使用并且除非另有限定，术语“约”用于描述和解释较小的变化。当与事件或情况一起使用时，该术语可以涵盖事件或情况精确地发生的实例以及事件或情况近似地发生的实例。例如，当与数值结合使用时，该术语可以涵盖小于或等于该数值的±10％的变化范围，例如小于或等于±5％、小于或等于±4％、小于或等于±3％、小于或等于±2％、小于或等于±1％、小于或等于±0.5％、小于或等于±0.1％、或小于或等于±0.05％。

虽然已经参考本公开的具体实施例描述和说明了本公开，但是这些描述和说明不是限制性的。本领域技术人员应该理解，在不脱离由所附权利要求限定的本公开的真实精神和范围的情况下，可以进行各种改变并且可以替换等同物。图示不一定按比例绘制。由于制造工艺和公差，本公开中的技术再现与实际设备之间可能存在差别。可能存在未具体说明的本公开的其它实施例。说明书和附图应被视为说明性的而非限制性的。可以进行修改以使特定情形、材料、物质组成、方法或工艺适应本公开的目的、精神和范围。所有此些修改都旨在在所附权利要求的范围内。虽然已经参考以特定顺序执行的特定操作描述了本文公开的方法，但是应当理解，可以组合、细分或重新排序这些操作以形成等同方法而不脱离本公开的教导。因此，除非本文具体指出，否则操作的顺序和分组不是限制。