阅读说明：本技术 半导体装置封装 (Semiconductor device package ) 是由 谢濠至 皮敦庆 江松弘 陈昱敞 于 2019-09-09 设计创作，主要内容包括：一种半导体装置封装包括安装到载体的数个中介层,其中所述数个中介层可布置成不规则图案。(A semiconductor device package includes a number of interposers mounted to a carrier, where the number of interposers may be arranged in an irregular pattern.)

半导体装置封装

技术领域

本公开涉及具有至少一个中介层的半导体装置封装。

背景技术

为了增大封装密度，使用双侧组合件用于半导体封装技术。即，电子组件可安装到载体的面向载体连接到的印刷电路板的侧或安装到载体的连接到外部组件的侧。另外，电子组件由模制化合物囊封。

发明内容

根据本公开的一个示范性实施例，一种半导体装置封装包括载体、数个第一中介层、第一囊封物及第二囊封物。所述载体具有第一表面及与所述第一表面相对的第二表面。所述第一中介层安置于所述载体的所述第一表面中。所述第一囊封物囊封所述载体的所述第一表面及所述第一中介层。另外，所述第一囊封物分离所述第一中介层中的一个第一中介层与数个所述第一中介层中的另一者。所述第二囊封物囊封所述载体的所述第二表面。这些第一中介层布置成不规则图案。

根据本公开的另一示范性实施例，一种半导体装置封装包括载体及第一中介层。所述载体具有第一表面，且所述第一中介层安置于所述载体的所述第一表面上。另外，所述第一中介层包括具有沙漏形横截面的导电通孔。

为了进一步理解本发明，提供以下实施例以及说明以促进对本发明的了解；然而，所述附图仅出于参考及说明目的提供，且并不意欲限制本发明的范围。

附图说明

图1A是根据本发明的一实施例的半导体装置封装的俯视图。

图1B展示在模制工艺下的根据本公开的一实施例的半导体装置封装。

图2A是根据本公开的另一实施例的半导体装置封装的俯视图。

图2B展示在模制工艺下的根据本公开的另一实施例的半导体装置封装。

图3A是根据本发明的另一实施例的半导体装置封装的俯视图。

图3B展示在模制工艺下的根据本公开的另一实施例的半导体装置封装。

图4A是根据本发明的另一实施例的半导体装置封装的俯视图。

图4B展示在模制工艺下的根据本公开的另一实施例的半导体装置封装。

图5A是根据本发明的另一实施例的半导体装置封装的俯视图。

图5B说明沿着图5A中的线I-I的横截面图。

图6展示根据本公开的另一实施例的半导体装置封装。

图7展示根据本公开的另一实施例的半导体装置封装。

图8展示根据本公开的另一实施例的半导体装置封装。

图9展示根据本公开的另一实施例的半导体装置封装。

具体实施方式

上述说明及以下详细描述为示例性的，其是出于进一步解释本发明的范围的目的。将在后续描述及附图中说明与本发明有关的其它目标及优点。

图1A展示根据本公开的一实施例的半导体装置封装1。参考图1A，此实施例的半导体装置封装1包含载体11，其中载体11可为PCB板或衬底。中介层12及若干组件13、14、15、16可安置于载体11的表面111上。中介层12可为环形，且组件13、14、15、16可由中介层12包围。参考图1A，载体11的表面111基本上划分成两个区1121、1122，其中区1121位于环形中介层12外部，且区1122位于环形中介层12内。

在囊封材料18将形成于载体11的表面111上且通过使用模制工艺囊封中介层12及组件13、14、15及16时，囊封材料18的流动将不均匀(参考图1B)。在囊封材料18的流动可从载体11的侧113朝向载体11的侧114流动时，流过区1121的囊封材料18的流动速率可大于流过区1122的囊封材料18的流动速率。如图1B所示，大部分区1121由囊封材料18覆盖，但仅小部分区1122由囊封材料18覆盖。

图2A展示根据本公开的一实施例的半导体装置封装2。参考图2A，此实施例的半导体装置封装2包含载体21，其中载体21可为PCB板或衬底。数个中介层221、222、223、224、225、226及若干组件23、24、25、26可安置于载体2的表面211上。中介层221与222可大体上彼此对准。中介层223与224可大体上彼此对准。中介层225与226可大体上彼此对准。参考图2A，载体的表面211划分成七个区。区2121、2123、2125及2125并不具有任何中介层。区2122包括中介层221及222。区2124包括中介层223及224。区2126包括中介层225及226。

在囊封材料28将形成于载体21的表面211上且通过使用模制工艺囊封中介层221、222、223、224、225、226及组件23、24、25及26时，囊封材料28的流动将不均匀(参考图2B)。在囊封材料28的流动可从载体21的侧213朝向载体21的侧214流动时，流过区2121、2123、2125、2127的囊封材料28的流动速率可大于流过区2122、2124、2126的囊封材料18的流动速率。如图2B所示，大部分区2121、2123、2125、2127由囊封材料28覆盖，但仅小部分区2122、2124、2126由囊封材料28覆盖。

图3A展示根据本公开的一实施例的半导体装置封装3。参考图3A，此实施例的半导体装置封装3包含载体31，其中载体21可为PCB板或衬底。数个中介层321、322、323、324、325、326、327、328、329及若干组件33、34、35、36、37可安置于载体3的表面311上。中介层321、322、323、324、325、326、327、328、329可随机地布置于载体3的表面311上。即，中介层321、322、323、324、325、326、327、328、329可布置成不规则图案。这意味着通过中介层321、322、323、324、325、326、327、328、329的布置形成的图案在形状或形式上不规则。参考图3A，看起来中介层321、322、323、324、325、326、327、328、329分散在载体31上。另外，通过中介层321、322、323、324、325、326、327、328、329的布置形成的图案并非规则几何形状。此外，中介层321、322、323、324、325、326、327、328、329中的至少一者可具有重布层。此外，可布置成L形的中介层321及322可彼此集成。

在囊封材料38将形成于载体31的表面311上且通过使用模制工艺囊封中介层321、322、323、324、325、326、327、328、329及组件33、34、35、36、37时，囊封材料28的流动将顺畅(参考图3B)。举例来说，如图3B所示，囊封材料38从载体31的侧313朝向载体31的侧314流动。在囊封材料38流到载体31的表面311的中间部分时，载体31的表面311的左半部分的大部分由囊封材料38覆盖。因此，在囊封材料38流到载体31的侧314时，载体31的表面311的大部分将由囊封材料38覆盖。

图4A展示根据本公开的一实施例的半导体装置封装4。参考图4A，此实施例的半导体装置封装4包含载体41，其中载体21可为PCB板或衬底。数个中介层421、422、423、424、425、426、427及若干组件43、44、45、46、47可安置于载体4的表面411上。中介层421、422、423、424、425、426、427可随机地布置于载体4的表面411上。即，中介层421、422、423、424、425、426、427可布置成不规则图案。这意味着通过中介层421、422、423、424、425、426、427的布置形成的图案在形状或形式上不规则。参考图4A，看起来中介层421、422、423、424、425、426、427分散在载体41上。另外，通过中介层421、422、423、424、425、426、427的布置形成的图案并非规则几何形状。

在囊封材料48将形成于载体41的表面411上且通过使用模制工艺囊封中介层421、422、423、424、425、426、427及组件43、44、45、46、47时，囊封材料28的流动将顺畅(参考图4B)。举例来说，如图4B所示，囊封材料48从载体41的侧413朝向载体41的侧414流动。在囊封材料48流到载体41的表面411的中间部分时，载体41的表面411的左半部分的大部分由囊封材料48覆盖。因此，在囊封材料48流到载体41的侧414时，载体41的表面411的大部分将由囊封材料48覆盖。

图5A展示根据本公开的一实施例的半导体装置封装5。参考图5A，此实施例的半导体装置封装5包含载体51，其中载体51可为PCB板或衬底。数个中介层521、522、523、524、525及若干组件531、532、533、534、535可安置于载体5的表面511上。中介层521、522、523、524、525可随机地布置于载体5的表面511上。即，中介层521、522、523、524、525可布置成不规则图案。这意味着通过中介层521、522、523、524、525的布置形成的图案在形状或形式上不规则。参考图5A，看起来中介层521、522、523、524、525分散在载体51上。另外，通过中介层521、522、523、524、525的布置形成的图案并非规则几何形状。此外，中介层521、522、523、524、525的至少一者可具有重布层。此外，囊封材料53可安置于载体51的表面511上，且囊封中介层521、522、523、524、525及组件531、532、533、534、535。

图5B说明沿着图5A中的线I-I的横截面图。如图5B所示，囊封材料53可囊封载体的表面511、组件531、532以及中介层521及522的外侧。尤其，中介层521与中介层522可通过囊封材料53彼此分离。此外，囊封材料53的顶表面5301的一部分可低于中介层521的顶表面5211或中介层522的顶表面5221。中介层521可包括多个导电通孔5212，且中介层522可包括多个导电通孔5222。参考图5B，导电通孔5212、5222中的每一者可具有沙漏形横截面。

此外，载体51进一步包括与表面511相对的表面512。组件541、542、543及544可安装在载体51的表面512上。囊封材料55可囊封载体51的表面512的一部分及组件541、542、543。即，载体51的表面512的另一部分不由囊封材料53覆盖。另外，如图5B所示，组件544安置于载体51的表面512的不由囊封材料53囊封的部分上。因此，组件544也不由囊封材料53囊封。此外，参考图5B，隔室屏蔽结构545可安置在组件541与542之间。

图6展示根据本公开的一实施例的半导体装置封装6。参考图6，半导体装置封装6可包括载体61，其中载体61可为PCB板或衬底。中介层621及622以及组件631、632、633、634、635、636可安置于载体61的表面611上。囊封材料63可囊封载体61的表面611、组件631、632、633、634、635、636及中介层621及622的外侧。尤其，中介层621与中介层622可通过囊封材料63彼此分离。此外，囊封材料63的顶表面6301的一部分可低于中介层621的顶表面6211或中介层622的顶表面6221。中介层621可包括多个导电通孔6212，且中介层622可包括多个导电通孔6222。参考图6，导电通孔6212、6222中的每一者可具有沙漏形横截面。中介层621及/或622可具有重布层。

此外，载体61进一步包括与表面611相对的表面612。组件641、642、643、644、645、646、647及648可安装在载体61的表面612上。囊封材料65可囊封载体61的表面612及组件641、642、643、644、645、646、647及648。

图7展示根据本公开的一实施例的半导体装置封装7。参考图7，半导体装置封装7可包括载体71，其中载体71可为PCB板或衬底。中介层721及722以及组件731、732、733、734、735、736可安置于载体71的表面711上。另外，中介层723可堆叠于中介层721及722上，其中中介层723可为PCB板或衬底。中介层723的横截面宽度小于载体71的横截面宽度。囊封材料73可囊封载体71的表面711的一部分、组件732、733、734、735、736、中介层721、722及表面7231以及中介层723的外侧。即，载体71的表面711的另一部分不由囊封材料73覆盖。另外，如图7所示，组件731安置于载体71的表面711的不由囊封材料73囊封的部分上。因此，组件731也不由囊封材料73囊封。

中介层721与中介层722可通过囊封材料73彼此分离。此外，中介层721可包括多个导电通孔7212，且中介层722可包括多个导电通孔7222。参考图7，导电通孔7212、7222中的每一者可具有沙漏形横截面。中介层721及/或722可具有重布层。

此外，参考图7，中介层723可具有暴露且与表面7231相对的表面7232。两个组件771、772可安置于中介层723的表面7232上。尤其，组件771、772可为PCB板或衬底。

此外，载体71进一步包括与表面711相对的表面712。组件741、742、743、744、745、746可安装在载体71的表面712上，其中所有组件741、742、743、744、745、746可为无源组件。囊封材料75可囊封载体71的表面712及组件741、742、743、744、745、746。

图8展示根据本公开的一实施例的半导体装置封装8。参考图8，半导体装置封装8可包括载体81，其中载体81可为PCB板或衬底。中介层821及822以及组件831、832、833、834、835、836可安置于载体81的表面811上。另外，中介层823可堆叠于中介层821及822上，其中中介层823可为PCB板或衬底。中介层823的横截面宽度小于载体81的横截面宽度。中介层823可包括面向载体81的表面811的表面8231。组件881、882、883可安置于中介层823的表面8231上。在中介层823撑持在中介层821及822上时，中介层821及822可连接到中介层823的表面8231。囊封材料83可囊封载体81的表面811的一部分、组件832、833、834、835、836、中介层821、822、组件881、882、883及表面8231以及中介层823的外侧。即，载体81的表面811的另一部分不由囊封材料83覆盖。另外，如图8所示，组件831安置于载体81的表面811的不由囊封材料83囊封的部分上。因此，组件831也不由囊封材料83囊封。

中介层821与中介层822可通过囊封材料83彼此分离。此外，中介层821可包括多个导电通孔8212，且中介层822可包括多个导电通孔8222。参考图8，导电通孔8212、8222中的每一者可具有沙漏形横截面。中介层821及/或822可具有重布层。

此外，参考图8，中介层823可具有暴露且与表面8231相对的表面8232。两个组件871、872可安置于中介层823的表面8232上。尤其，组件871、872可为PCB板或衬底。

此外，载体81进一步包括与表面811相对的表面812。组件841、842、843、844、845、846、847、848可安装在载体81的表面812上。囊封材料85可囊封载体81的表面812及组件841、842、843、844、845、846、847、848。

图9展示根据本公开的一实施例的半导体装置封装9。参考图9，半导体装置封装9可包括载体91，其中载体91可为PCB板或衬底。中介层921及922以及组件931、932、933、934、935、936可安置于载体91的表面911上。另外，中介层923可堆叠于中介层921及922上，其中中介层823可为PCB板或衬底。中介层923的横截面宽度小于载体91的横截面宽度。中介层923可包括面向载体91的表面911的表面9231。囊封材料93可囊封载体91的表面911的一部分、组件932、933、934、935、936、中介层921、922及表面9231以及中介层923的外侧。即，载体91的表面911的另一部分不由囊封材料93覆盖。另外，如图9所示，组件931安置于载体91的表面911的不由囊封材料93囊封的部分上。因此，组件931也不由囊封材料93囊封。

中介层921与中介层922可通过囊封材料93彼此分离。此外，中介层921可包括多个导电通孔9212，且中介层922可包括多个导电通孔9222。参考图9，导电通孔9212、9222中的每一者可具有沙漏形横截面。中介层921及/或922可具有重布层。

此外，参考图9，中介层923可具有暴露且与表面9231相对的表面9232。两个组件971、972可安置于中介层923的表面9232上。尤其，组件971、972可为PCB板或衬底。

此外，载体91进一步包括与表面811相对的表面912。组件941、942、943、944及封装单元945、946可安装在载体91的表面912上。囊封材料95可囊封载体91的表面912以及组件941、942、943、944及封装单元945、946。隔室屏蔽结构948可安置在封装单元945与组件942之间。

此外，封装单元945可包括具有表面9452的衬底9451。组件9453、9454、9455可安装在衬底9451的表面9452上。囊封材料9456可囊封衬底9451的表面9452及组件9453、9454、9455。另外，屏蔽层9457可形成于囊封材料9456上且电连接到衬底9451。此外，组件9458可嵌入于衬底9451中。

封装单元946可包括具有表面9462的衬底9461。组件9463、9464、9465可安装在衬底9461的表面9462上。囊封材料9466可囊封衬底9461的表面9462及组件9463、9464、9465。此外，衬底9461具有与表面9462相对且面向载体91的表面912的表面9468。组件9469及焊球9460可安装到衬底9461的表面9468。封装单元946可通过焊球9460安装到衬底9461的表面9468。囊封材料9471可囊封衬底9461的表面9468、焊球9460的外侧及组件9469。另外，屏蔽层9467可形成于囊封材料9466及囊封材料9471上且电连接到衬底9461。

此外，有源或无源裸片可嵌入于载体91及/或衬底9461中。

在本发明中参考第一特征在第二特征上方或上的形成或定位可以包含第一特征与第二特征直接接触地形成或安置的实施例，且还可包含额外特征可在第一特征与第二特征之间形成或安置使得第一特征与第二特征可能并不直接接触的实施例。

如本文中所使用，术语“大致”、“基本上”、“实质”及“约”用于描述及解释小的变化。当与事件或情形结合使用时，所述术语可指其中事件或情形明确发生的情况以及其中事件或情形极接近于发生的情况。举例来说，当结合数值使用时，术语可指小于或等于所述数值的±10％的变化范围，如小于或等于±5％、小于或等于±4％、小于或等于±3％、小于或等于±2％、小于或等于±1％、小于或等于±0.5％、小于或等于±0.1％、或小于或等于±0.05％。

举例来说，基本上平行可以指相对于0°的小于或等于±10°的角度变化范围，例如，小于或等于±5°、小于或等于±4°、小于或等于±3°、小于或等于±2°、小于或等于±1°、小于或等于±0.5°、小于或等于±0.1°，或小于或等于±0.05°。举例来说，基本上垂直可以指相对于90°的小于或等于±10°的角度变化范围，例如，小于或等于±5°、小于或等于±4°、小于或等于±3°、小于或等于±2°、小于或等于±1°、小于或等于±0.5°、小于或等于±0.1°，或小于或等于±0.05°。

如果两个表面之间的位移不大于5μm、不大于2μm、不大于1μm或不大于0.5μm，则可认为所述两个表面是共面的或基本上共面。如果表面的最高点与最低点之间的位移不大于5μm、不大于2μm、不大于1μm或不大于0.5μm，则可认为所述表面大体上平坦。

如本文所用，除非上下文另外明确规定，否则单数术语“一(a/an)”及“所述”可包含复数指示物。

另外，有时在本文中按范围格式呈现量、比率及其它数值。应理解，此类范围格式是用于便利及简洁起见，且应灵活地理解，不仅包含明确地指定为范围限制的数值，而且包含涵盖于所述范围内的所有个别数值或子范围，如同明确地指定每一数值及子范围一般。

虽然已参考本发明的特定实施例描述并说明本发明，但是这些描述及说明并非限制性的。所属领域的技术人员应理解，可在不脱离如由所附权利要求书界定的本发明的真实精神及范围的情况下，作出各种改变且取代等效物。图示可能未必按比例绘制。归因于制造过程及公差，本发明中的艺术再现与实际装置之间可能存在区别。可能存在未特别说明的本发明的其它实施例。应将所述说明书及图式视为说明性的，而非限制性的。可进行修改，以使特定情况、材料、物质组成、方法或过程适应于本发明的目标、精神及范围。所有此些修改都打算属于在此所附权利要求书的范围内。虽然已经参考按特定次序执行的特定操作来描述本文中所公开的方法，但是应理解这些操作可以组合、细分或重新排序以形成等效方法而不脱离本发明的教示。因此，除非本文中具体指示，否则操作的次序及分组并不限制本发明。