阅读说明：本技术 一种晶圆级的封装结构及封装方法 (Wafer-level packaging structure and packaging method ) 是由 任玉龙 曹立强 于 2019-11-25 设计创作，主要内容包括：本发明属于封装技术领域,具体涉及一种晶圆级的封装结构及封装方法。该晶圆级封装结构包括塑封层、第一晶圆、导电金属柱、重布线层、载片；该结构通过在塑封层内设置导电金属柱,其两端分别与重布线层实现电连接,第一晶圆正面与第一重布线层电连接,且第二重布线层设置在第一晶圆背面的方向,使晶圆级封装结构无需TSV工艺就可以实现背面电互联,通过设置第一重布线层,可以提高空间利用率；在实际应用中,第一重布线层可以实现第一晶圆的直接互连、提高空间利用率,便于第二重布线层布局,使其应用更广。(The invention belongs to the technical field of packaging, and particularly relates to a wafer-level packaging structure and a packaging method. The wafer level packaging structure comprises a plastic packaging layer, a first wafer, a conductive metal column, a rewiring layer and a carrier; according to the structure, the conductive metal columns are arranged in the plastic package layer, two ends of each conductive metal column are electrically connected with the redistribution layer respectively, the front side of the first wafer is electrically connected with the first redistribution layer, and the second redistribution layer is arranged in the direction of the back side of the first wafer, so that the back side of the wafer level package structure can be electrically interconnected without a TSV (through silicon via) process, and the space utilization rate can be improved by arranging the first redistribution layer; in practical application, the first redistribution layer can realize direct interconnection of the first wafer, improve the space utilization rate, facilitate the layout of the second redistribution layer and enable the second redistribution layer to be more widely applied.)

一种晶圆级的封装结构及封装方法

技术领域

本发明属于封装技术领域，具体涉及一种晶圆级的封装结构及封装方法。

背景技术

晶圆级封装(WLP)是IC封装方式的一种，作为一种先进的封装技术，其所有的工艺步骤都是在晶圆被切片之前制作完成。晶圆级芯片尺寸封装是将晶圆级封装和芯片尺寸封装结合在一起，在对晶圆的前道工艺制作完成后直接对晶圆进行晶圆级的封装，并在晶圆上进行互联凸点和测试。

晶圆级封装由于封装加工效率高、封装尺寸轻薄短小、电热性能好等优点在MEMS、CIS(CMOS图像传感器)中获得了极快的增长，其封装内的互连线通常不用引线键合，常见的方式有三种，第一种是直接在管芯正面的介质层上制作再分布层，将管芯上焊盘再分布为封装上面的I/O阵列焊盘，但该方法由于腔体需要保护或有可动部件无法直接应用；第二种是在管芯本体材料上制作沟槽或斜坡，再通过平面印制线将管芯正面焊盘连接到侧面或背面，之后再制作I/O引出端，但是该方法存在封装外形异常、可靠性不高、管芯正面/背面面积利用率低等缺陷；第三种是硅通孔技术(Through Silicon Vias，TSV)，直接从管芯正面焊盘垂直穿过本体材料连接到背面；但是TSV技术需要对硅孔的侧壁进行绝缘化处理，在对硅孔侧壁绝缘化处理时需要在高温高压的条件下进行，对芯片的性能会产生影响，且侧壁绝缘化处理的条件较为苛刻、不易控制。因此，提供一种新的晶圆级芯片封装方法对封装技术领域具有重要的意义。

发明内容

因此，本发明要解决的技术问题在于克服现有技术中晶圆级封装成本高、技术难度大、空间利用率低等缺陷，从而提供一种晶圆级的封装结构及封装方法。

为此，本发明提供了以下技术方案。

本发明提供了一种晶圆级封装结构，包括，

塑封层；

第一晶圆，所述第一晶圆包覆于所述塑封层内，第一晶圆正面与载片相对设置；

导电金属柱，贯通设置于所述塑封层内，且导电金属柱第一端设置在塑封层内，导电金属柱第二端在所述塑封层的一侧露出；

重布线层，包括第一重布线层和第二重布线层；所述第一重布线层分别与所述第一晶圆正面和导电金属柱的第一端电连接；所述第二重布线层设置在第一晶圆背面的方向，且与导电金属柱的第二端电连接；

载片，通过键合层与所述第一晶圆正面键合；所述载片内有凹槽，与所述第一晶圆正面相对设置。

所述晶圆级封装结构还包括，

第一焊盘，设置在所述第一晶圆正面，且与所述第一重布线层电连接。

所述晶圆级封装结构还包括，

第二焊盘，设置在所述第一晶圆背面的方向，且与所述第二重布线层电连接。

所述导电金属柱是铜柱。

本发明还提供了一种封装上述晶圆级封装结构的方法，包括以下步骤，

第一晶圆正面与载片进行键合，然后形成开口；

在所述开口进行重布线形成第一重布线层；

在所述第一重布线层形成导电金属柱，然后进行塑封，形成塑封层；

使所述导电金属柱第二端露出；

在所述导电金属柱进行重布线形成第二重布线层，再在所述第二重布线层表面形成第二焊盘，得到所述晶圆级封装结构。

所述开口的形成方法为机械切割法或干法刻蚀法。

所述导电金属柱的形成工艺为电镀工艺。

本发明技术方案，具有如下优点：

1.本发明提供的晶圆级封装结构，包括塑封层，第一晶圆，所述第一晶圆包覆于所述塑封层内，第一晶圆正面与载片相对设置；导电金属柱，贯通设置于所述塑封层内，且导电金属柱第一端设置在塑封层内，导电金属柱第二端在所述塑封层的一侧露出；重布线层，包括第一重布线层和第二重布线层；所述第一重布线层分别与所述第一晶圆正面和导电金属柱第一端电连接；所述第二重布线层设置在第一晶圆背面的方向，且与导电金属柱第二端电连接；载片，通过键合层与所述第一晶圆正面键合；所述载片内有凹槽，与所述第一晶圆正面相对设置；该结构通过在塑封层内设置导电金属柱，其两端分别与重布线层实现电连接，第一晶圆正面与第一重布线层电连接，且第二重布线层设置在第一晶圆背面的方向，使晶圆级封装结构无需TSV工艺就可以实现背面电互联，通过设置第一重布线层，可以提高空间利用率。

该晶圆级封装结构无需TSV工艺就可以实现晶圆结构的背面互联，具有结构简单、高良率的优点，且载片凹槽结构可以实现特殊气体或者液体气密性封装，如MEMS和CIS等特殊芯片封装需求，同时也可以用于多层异质芯片的集成，该封装结构适用范围广。

2.本发明提供的晶圆级封装结构，通过导电金属柱、晶圆、重布线层与焊盘之间电连接，可以实现第一晶圆间的直接互联，也可以减小传输距离，高效利用空间，且导电金属柱的直径可通过实际要求进行调整，能够满足更多的生产要求。在实际应用中，提高了空间利用率，便于第二重布线层的布局，应用范围更广。

3.本发明提供的晶圆级封装结构的封装方法，该工艺流程简单，避免了TSV封装技术，特别是PECVD侧壁绝缘化处理，工艺流程简单、成本低、技术难度小，且不会对晶圆和芯片的性能产生影响。

附图说明

为了更清楚地说明本发明

具体实施方式

或现有技术中的技术方案，下面将对具体实施方式或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图是本发明的一些实施方式，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1是本发明实施例中晶圆级封装结构的示意图；

图2A至2F是本发明实施例3中晶圆级封装结构的封装流程示意图；

图3是本发明实施例3中晶圆级封装结构流程示意图2C中的第一重布线层的俯视图；

附图标记：

1-第一晶圆；2-第一重布线层；3-第二重布线层；4-第一焊盘；5-导电金属柱；6-塑封层；7-第二焊盘；8-键合层；9-载片；

1-1-第一晶圆正面；1-2第一晶圆背面；

5-1-导电金属柱第一端；5-2-导电金属柱第二端。

具体实施方式

提供下述实施例是为了更好地进一步理解本发明，并不局限于所述最佳实施方式，不对本发明的内容和保护范围构成限制，任何人在本发明的启示下或是将本发明与其他现有技术的特征进行组合而得出的任何与本发明相同或相近似的产品，均落在本发明的保护范围之内。

实施例中未注明具体实验步骤或条件者，按照本领域内的文献所描述的常规实验步骤的操作或条件即可进行。所用试剂或仪器未注明生产厂商者，均为可以通过市购获得的常规试剂产品。

实施例1

本实施例提供了一种晶圆级封装结构，见图1，包括，塑封层6、第一晶圆1、载片9、导电金属柱5、第一重布线层2和第二重布线层3；

第一晶圆1包覆于塑封层6内，第一晶圆正面1-1与载片相对设置，通过键合层8使载片与第一晶圆正面键合，载片内有凹槽，该凹槽与第一晶圆正面1-1相对设置；导电金属柱5贯通设置于塑封层6，且导电金属柱第一端设置在塑封层内，第二端在塑封层一侧露出；第一重布线层2分别与导电金属柱5第一端5-1和第一晶圆正面电连接；第二重布线层3与导电金属柱第二端5-2电连接，设置在第一晶圆背面1-2的方向；

上述第一晶圆正面和第一重布线层电连接、第一重布线层和导电金属柱第一端电连接、导电金属柱第二端和第二重布线层电连接，第二重布线层设置在第一晶圆背面方向，可以无需TSV工艺实现晶圆背面电互联，通过第一晶圆正面和第一重布线层电连接，既可以导通信号，又可以将线路引到其他区域，便于后续应用时的电路布局，空间利用率高；载片内有凹槽，可以实现特殊气体或者液体气密性封装，如MEMS和CIS等特殊芯片封装需求。

具体地，本实施例中，导电金属柱是铜柱，第一重布线层2的俯视效果图见图3，第一重布线层可以是图3中所示的结构，分布在第一晶圆的四周，也可以分布在第一晶圆四周中的至少一侧；第一重布线层2与导电金属柱第一端电连接，同时也可以实现重布线层之间的电连接，也可以引到封装结构中的其他区域，便于应用在CIS和MEMS时的线路布局，提高了空间利用率。

实施例2

本实施例提供了一种晶圆级封装结构的改进方案，见图1，包括，塑封层6、第一晶圆1、载片9、导电金属柱5、第一重布线层2、第二重布线层3、第一焊盘4和第二焊盘7；

第一晶圆1包覆于塑封层6内，第一晶圆正面1-1与载片相对设置，通过键合层8使载片与第一晶圆正面键合，载片内有凹槽，该凹槽与第一晶圆正面相对设置；导电金属柱5贯通设置于塑封层6，且导电金属柱第一端设置在塑封层内，第二端在塑封层一侧露出；第一重布线层2与导电金属柱5第一端5-1电连接；第一焊盘4设置在第一晶圆正面1-1，与其电连接，通过第一焊盘4使第一重布线层2和第一晶圆正面1-1实现电连接；第二重布线层3与导电金属柱第二端5-2电连接，设置在第一晶圆背面方向，且第二重布线层3与第二焊盘7电连接，第二焊盘设置在第一晶圆背面方向。

上述第一晶圆正面和第一重布线层电连接、第一重布线层和导电金属柱第一端电连接、导电金属柱第二端和第二重布线层电连接，可以无需TSV工艺实现晶圆背面电互联，通过第一晶圆正面和第一重布线层电连接，既可以导通信号，又可以将线路引到其他区域，便于后续应用时的电路布局；载片内有凹槽，可以实现特殊气体或者液体气密性封装，如MEMS和CIS等特殊芯片封装需求。

具体地，本实施例中，导电金属柱为铜柱；第一重布线层2的俯视效果图见图3，第一重布线层可以是图3中所示的结构，分布在第一晶圆的四周，也可以分布在第一晶圆四周中的至少一侧；第一重布线层2与导电金属柱第一端电连接，同时也可以实现重布线层之间的电连接，也可以引到封装结构中的其他区域，便于应用在CIS和MEMS时的线路布局，提高了空间利用率。

实施例3

本实施例提供了一种晶圆级封装结构的封装方法，其流程图见图2A-图2F，包括以下步骤，

第一晶圆1倒装设置，正面1-1方向朝下，见图2A，第一晶圆正面与载片9通过键合层8进行键合，经机械切割后，使第一晶圆背面开槽形成开口，见图2B，露出部分第一焊盘4；

对开口进行重布线，形成第一重布线层2，见图2C，第一重布线层的俯视效果图见图3；

通过电镀工艺，在第一重布线层2上形成导电金属柱5，经填胶后形成塑封层6，见图2D，然后再对塑封层进行减薄处理，使导电金属柱第二端5-2露出，导电金属柱的第一端5-1与第一重布线层电连接，如图2E所示；

然后再导电金属柱的第二端5-2进行重布线，形成第二重布线层3，制备凸点形成焊球7，如图2F所示，即得到晶圆级封装结构。

作为可替换的实施方法，在形成开口时不限于机械切割法，还可以是干法刻蚀法。

显然，上述实施例仅仅是为清楚地说明所作的举例，而并非对实施方式的限定。对于所属领域的普通技术人员来说，在上述说明的基础上还可以做出其它不同形式的变化或变动。这里无需也无法对所有的实施方式予以穷举。而由此所引申出的显而易见的变化或变动仍处于本发明创造的保护范围之中。