封装结构
阅读说明：本技术 封装结构 (Packaging structure ) 是由 陈韦志 郭宏瑞 胡毓祥 廖思豪 王博汉 朱永祺 卓鸿钧 于 2019-08-30 设计创作，主要内容包括：一种封装结构包括半导体管芯及重布线路结构。所述重布线路结构设置在所述半导体管芯上并电连接到所述半导体管芯,且包括图案化导电层、介电层及层间膜。所述介电层设置在所述图案化导电层上。所述层间膜夹置在所述介电层与所述图案化导电层之间,其中所述图案化导电层通过所述层间膜与所述介电层分离。(A package structure includes a semiconductor die and a redistribution circuit structure. The redistribution routing structure is disposed on and electrically connected to the semiconductor die and includes a patterned conductive layer, a dielectric layer, and an interlayer film. The dielectric layer is disposed on the patterned conductive layer. The interlayer film is interposed between the dielectric layer and the patterned conductive layer, wherein the patterned conductive layer is separated from the dielectric layer by the interlayer film.)
技术领域
本揭露实施例是有关于一种封装结构及其制造方法。
背景技术
半导体器件及集成电路通常是在单个半导体晶片上制成。晶片的管芯可以晶片级(wafer level)来与其他半导体器件或管芯一起进行处理及封装，且已针对晶片级封装(wafer level packaging)开发了各种技术(例如，形成重布线路结构/层)。另外，这种封装可在切割(dicing)之后进一步整合到半导体衬底或载体。
发明内容
本揭露实施例提供一种封装结构包括半导体管芯及重布线路结构。所述重布线路结构设置在所述半导体管芯上并电连接到所述半导体管芯，且包括图案化导电层、介电层及层间膜。所述介电层设置在所述图案化导电层上。所述层间膜夹置在所述介电层与所述图案化导电层之间，其中所述图案化导电层通过所述层间膜与所述介电层分离。
附图说明
结合附图阅读以下详细说明，会最好地理解本公开的方面。注意，根据本行业中的标准惯例，各种特征并非按比例绘制。事实上，为论述清晰起见，可任意增大或减小各种特征的尺寸。
图1至图15是根据本公开一些实施例的封装结构的制造方法中各种阶段的示意性剖视图。
图16是示出根据本公开一些实施例的制造封装结构的方法的流程图。
图17及图18是示出根据本公开一些实施例的制造封装结构的重布线路结构/层的方法的流程图。
图19是根据本公开一些示例性实施例的封装结构的示意性剖视图。
图20是根据本公开一些示例性实施例的封装结构的示意性剖视图。
图21至图32是根据本公开一些实施例的封装结构的制造方法中各种阶段的示意性剖视图。
图33是示出根据本公开一些实施例的制造封装结构的重布线路结构/层的方法的流程图。
图34是根据本公开一些示例性实施例的封装结构的示意性剖视图。
图35是根据本公开一些示例性实施例的封装结构的示意性剖视图。
图36至图42是根据本公开一些实施例的封装结构的制造方法中各种阶段的示意性剖视图。
图43是示出根据本公开一些实施例的制造封装结构的重布线路结构/层的方法的流程图。
图44是根据本公开一些示例性实施例的封装结构的示意性剖视图。
图45是根据本公开一些示例性实施例的封装结构的示意性剖视图。
图46是根据本公开一些示例性实施例的封装结构的示意性剖视图。
图47是示出根据本公开一些实施例的制造封装结构的重布线路结构/层的方法的流程图。
图48是根据本公开一些示例性实施例的封装结构的示意性剖视图。
图49是根据本公开一些示例性实施例的封装结构的示意性剖视图。
图50是示出根据本公开一些实施例的层间膜的实例的示意性剖视图。
[符号的说明]
112：载体
114：剥离层
116：缓冲层
130、130-1、130-2、130-3：半导体管芯
130a：有源表面
130b：接垫
130c：钝化层
130d：导通孔
130e：保护层
130f：背侧表面
130s：半导体衬底
140、140’：绝缘包封体
140a：顶表面
150、250、350、450：重布线路结构
151、151a、155、155-1、155-2、155-3、155a、255、255-1、255-2、255-3、255-4、255a、355、355-1、355-2、355-3、455、455-1、455-2、455-3、455-4：层间膜
152、152-1、152-2、152-3、156、252、252-1、252-2、252-3、252-4、252a、352、356、356-1、356-2、356-3、356a、356a’、452、452-1、452-2、452-3、452-4：介电层
153、153-1、153-2、153-3、153a、253、253-1、253-2、253-3、253-4、353、353-1、353-2、353-3、453、453-1、453-2、453-3、453-4、SL1：晶种层
154、154-1、154-2、154-3、254、254-1、254-2a、254-2b、254-3、254-4、354、354-1、354-2、354-3、454、454-1、454-2a、454-2b、454-3、454-4：图案化导电层
160：晶种层图案
170、180、190：导电元件
CP：导电柱
HD：保持器件
O1、O2、O3、O4、O5、O6、O7、O8、O9、O10、O11、O12：开口
P1、P2、P3、P4、P5、P6、P7、P8、P9、P10、P11、P12：封装结构
PR1：图案化光刻胶层
S10、S20、S30、S40、S41a、S41a-1、S41a-2、S41a-3、S41a-4、S41a-5、S41a-o、S41b、S41c、S41d、S42a、S42b、S42c、S42d、S43a、S43b、S43c、S43d、S44a、S44b、S44c、S44d、S45a、S45b、S45d、S46a、S46b、S46d、S47a、S50、S60：步骤
S252-1、S252-2、S254-1、S254-2b、S255-1、S255-2：顶表面
TH：热处理
u1、u2：球下金属(UBM)图案
X：方向
Z：方向/堆叠方向
具体实施方式
以下公开提供用于实施所提供主题的不同特征的许多不同的实施例或实例。以下阐述组件、值、操作、材料、排列等的具体实例以简化本公开。当然，这些仅为实例而非旨在进行限制。预期存在其他组件、值、操作、材料、排列等。例如，以下说明中将第一特征形成在第二特征之上或第二特征上可包括其中第一特征及第二特征被形成为直接接触的实施例，且也可包括其中第一特征与第二特征之间可形成有附加特征、进而使得所述第一特征与所述第二特征可能不直接接触的实施例。另外，本公开在各种实例中可重复使用参考编号和/或字母。此种重复使用是出于简明及清晰的目的，而其自身并不表示所讨论的各种实施例和/或配置之间的关系。
此外，为易于说明，本文中可能使用例如“在……下(beneath)”、“在……下方(below)”、“下部(lower)”、“在……上方(above)”、“上部(upper)”等空间相对性用语来阐述图中所示一个元件或特征与另一(其他)元件或特征的关系。除图中所绘示的取向以外，所述空间相对性用语旨在涵盖器件在使用或操作中的不同取向。设备可被另外取向(旋转90度或其他取向)，且本文所使用的空间相对性描述语可同样相应地作出解释。
另外，为易于说明，本文中可使用例如“第一(first)”、“第二(second)”、“第三(third)”、“第四(fourth)”、“第五(fifth)”等用语来阐述图中所示的相似或不同的元件或特征，且可依据存在的次序或说明的上下文而互换地使用。
还可包括其他特征及工艺。例如，可包括测试结构，以帮助对三维(three-dimensional，3D)封装或三维集成电路(three-dimensional integrated circuit，3DIC)器件进行验证测试。所述测试结构可例如包括在重布线层中或在衬底上形成的测试接垫，所述测试接垫使得能够对3D封装或3DIC进行测试、对探针和/或探针卡(probe card)进行使用等。可对中间结构以及最终结构执行验证测试。另外，本文中所公开的结构及方法可结合包括对已知良好管芯(known good die)进行中间验证的测试方法来使用，以提高良率(yield)并降低成本。
图1至图15是根据本公开一些实施例的封装结构的制造方法中各种阶段的示意性剖视图。图16是示出根据本公开一些实施例的制造封装结构的方法的流程图。图17及图18是示出根据本公开一些实施例的制造封装结构的重布线路结构/层的方法的流程图，其中图17及图18的方法可(但不限于)实施在图16所示方法中。在一些实施例中，所述制造方法是封装工艺的一部分。在图1至图15中，示出一个(半导体)芯片或管芯以表示晶片的多个(半导体)芯片或管芯，且示出一个(半导体)封装结构以表示在(半导体)制造方法之后获得的多个(半导体)封装结构，本公开并非仅限于此。
在一些实施例中，根据图16所示步骤S10，提供载体。参照图1，在一些实施例中，提供上面涂布有剥离层114及缓冲层116的载体112。在一个实施例中，载体112可为玻璃载体或任何适合于为半导体封装的制造方法承载半导体晶片或重构晶片(reconstitutedwafer)的载体。
在一些实施例中，剥离层114设置在载体112上，且剥离层114的材料可为适合于将载体112相对于上方的层(例如，缓冲层116)进行结合及剥离或者适合于对设置在其(例如，载体112)上的任何晶片进行结合及剥离的任何材料。在一些实施例中，剥离层114可包括释放层(例如光热转换(light-to-heat conversion，“LTHC”)层或粘合剂层(例如可紫外线固化粘合剂或可热固化粘合剂层)。
如图1中所示，在一些实施例中，缓冲层116设置在剥离层114上，且剥离层114位于载体112与缓冲层116之间。在一些实施例中，缓冲层116可为介电材料层。在一些实施例中，缓冲层116可为由聚酰亚胺、聚苯并恶唑(polybenzoxazole，PBO)、苯并环丁烯(benzocyclobutene，BCB)或任何其它适合的聚合物系介电材料制成的聚合物层。在一些实施例中，缓冲层116可为味之素构成膜(Ajinomoto buildup film，ABF)、阻焊膜(SR)等。缓冲层116的顶表面可被整平且可具有高的共面度(degree of coplanarity)。
例如，可通过例如旋涂(spin-coating)、叠层(lamination)、沉积等适合的制作技术来形成剥离层114及缓冲层116。本公开并不特别限于此。
在一些实施例中，根据图16所示步骤S10，在载体112上设置半导体管芯。在一些实施例中，提供至少一个半导体管芯130。如图1中所示，例如，所述至少一个半导体管芯130包括多个半导体管芯，例如半导体管芯130-1、半导体管芯130-2及半导体管芯130-3。在一些实施例中，半导体管芯130-1、半导体管芯130-2及半导体管芯130-3被拾取并放置在载体112之上并设置在缓冲层116上。例如，如图1中所示，半导体管芯130-1、130-2、130-3沿方向X彼此并排排列，且方向X垂直于载体112、剥离层114、缓冲层116、半导体管芯130-1、半导体管芯130-2及半导体管芯130-3的堆叠方向Z。如图1中所示，出于例示目的，呈现仅三个半导体管芯130(例如，半导体管芯130-1、半导体管芯130-2及半导体管芯130-3)，然而，应注意，半导体管芯130的数目可为一个或多于一个，本公开并非仅限于此。
在一些实施例中，半导体管芯130-1、半导体管芯130-2及半导体管芯130-3各自包括：半导体衬底130s，具有有源表面130a及与有源表面130a相对的背侧表面130f；多个接垫130b，分布在有源表面130a上；钝化层130c，覆盖有源表面130a以及接垫130b的部分；多个导通孔130d，连接到通过钝化层130c暴露出的接垫130b；以及保护层130e，设置在导通孔130d上。接垫130b、钝化层130c、导通孔130d及保护层130e形成在半导体衬底130s上。接垫130b部分地通过钝化层130c暴露出，导通孔130d分别设置在接垫130b上并电连接到接垫130b，且保护层130e覆盖通过导通孔130d暴露出的钝化层130c以及导通孔130d。
然而，本公开可并非仅限于此。例如，导通孔130d及保护层130e可被省略。在替代实施例中，半导体管芯130-1、半导体管芯130-2及半导体管芯130-3各自可包括：半导体衬底130s，具有有源表面130a及与有源表面130a相对的背侧表面130f；所述多个接垫130b，分布在有源表面130a上；以及钝化层130c，覆盖有源表面130a以及接垫130b的部分。
半导体衬底130s的材料可包括硅衬底，所述硅衬底包括形成于其中的有源组件(例如，晶体管和/或存储器，例如N型金属氧化物半导体(N-type metal-oxidesemiconductor，NMOS)和/或P型金属氧化物半导体(P-type metal-oxide semiconductor，PMOS)器件等)和/或无源组件(例如，电阻器、电容器、电感器等)。在一些实施例中，可在工艺前端(front-end-of-line，FEOL)工艺中形成这种有源组件及无源组件。在替代实施例中，半导体衬底130s可为块状硅衬底(例如块状单晶硅衬底)、经掺杂硅衬底、未经掺杂硅衬底或绝缘体上硅(silicon-on-insulator，SOI)衬底，其中经掺杂硅衬底的掺杂剂可为N型掺杂剂、P型掺杂剂或其组合。本公开并非仅限于此。
另外，半导体衬底130s可进一步包括设置在有源表面130a上的互连结构(未示出)。在某些实施例中，互连结构可包括交替堆叠以为嵌入半导体衬底130s中的有源组件及无源组件提供布线功能的一个或多个层间介电层及一个或多个图案化导电层，其中接垫130b可被称为图案化导电层的最外层。在一个实施例中，可在工艺后端(back-end-of-line，BEOL)工艺中形成互连结构。例如，层间介电层可为氧化硅层、氮化硅层、氮氧化硅层或由其他适合的介电材料形成的介电层，且可通过沉积等形成层间介电层。例如，图案化导电层可为图案化铜层或其它适合的图案化金属层，且可通过电镀(electroplating)或沉积形成图案化导电层。然而，本公开并非仅限于此。
例如，接垫130b是铝接垫或其它适合的金属接垫。例如，导通孔130d为铜柱、铜合金柱或包含铜金属的其它适合的金属柱。在一些实施例中，钝化层130c及保护层130e可为聚苯并恶唑(PBO)层、聚酰亚胺(PI)层或其他适合的聚合物。在一些替代实施例中，钝化层130c及保护层130e可由例如氧化硅、氮化硅、氮氧化硅或任何适合的介电材料等无机材料制成。例如，钝化层130c的材料可与保护层130e的材料相同或不同。
注意，本文中所述至少一个半导体管芯130(例如，半导体管芯130-1、半导体管芯130-2及半导体管芯130-3)可被称为半导体芯片或集成电路(integrated circuit，IC)。在替代实施例中，本文中所述半导体管芯130-1、半导体管芯130-2及半导体管芯130-3可为半导体器件。在某些实施例中，半导体管芯130-1、半导体管芯130-2及半导体管芯130-3可包括一个或多个数字芯片、模拟芯片或混合信号芯片，例如应用专用集成电路(application-specific integrated circuit，“ASIC”)芯片、传感器芯片、无线与射频(radiofrequency，RF)芯片、存储器芯片、逻辑芯片或电压调节器芯片。
在某些实施例中，除半导体管芯130-1、半导体管芯130-2及半导体管芯130-3以外，本文中所述至少一个半导体管芯可进一步包括为相同类型或不同类型的额外的半导体管芯。在替代实施例中，额外的半导体管芯可包括数字芯片、模拟芯片或混合信号芯片，例如ASIC芯片、传感器芯片、无线与RF芯片、存储器芯片、逻辑芯片或电压调节器芯片。本公开并非仅限于此。
在本公开中，应理解，所有图中对半导体管芯130-1、半导体管芯130-2及半导体管芯130-3以及其它组件的例示是示意性的而非按比例绘制。在一个实施例中，半导体管芯130-1、半导体管芯130-2及半导体管芯130-3可相同。在替代实施例中，半导体管芯130-1、半导体管芯130-2及半导体管芯130-3可彼此不同。
继续参照图1，在一些实施例中，将半导体管芯130(例如，半导体管芯130-1、半导体管芯130-2及半导体管芯130-3)直接设置在缓冲层116上，其中半导体管芯130-1、半导体管芯130-2及半导体管芯130-3中的每一者的背侧表面130f物理接触缓冲层。然而，本公开并非仅限于此。
在替代实施例中，可从剥离层114可选地省略缓冲层116，其中接着通过连接膜(未示出)将半导体管芯130(例如，半导体管芯130-1、半导体管芯130-2及半导体管芯130-3)中的每一者设置在剥离层114上。在一些实施例中，第一连接膜位于半导体管芯130-1与剥离层114之间，且第一连接膜的两个相对侧物理接触半导体管芯130-1的背侧表面130f及剥离层114。在一些实施例中，第二连接膜位于半导体管芯130-2与剥离层114之间，且第二连接膜的两个相对侧物理接触半导体管芯130-2的背侧表面130f及剥离层114。在一些实施例中，第三连接膜位于半导体管芯130-3与剥离层114之间，且第三连接膜的两个相对侧物理接触半导体管芯130-3的背侧表面130f及剥离层114。在一些实施例中，由于以上连接膜，半导体管芯130-1、半导体管芯130-2及半导体管芯130-3稳定地粘合到剥离层114。在一些实施例中，以上连接膜可为(但不限于)由粘合剂、环氧系树脂(epoxy-based resin)、丙烯酸聚合物(acrylic polymer)、其它适合的绝缘材料等制成的管芯贴合膜(die attach film)或层，且其可具有或不具有填充在其中的填料(例如二氧化硅、氧化铝等)。本公开并非仅限于此。
参照图2，在一些实施例中，根据图16所示步骤S20，将半导体管芯130包封在绝缘包封体140中。在一些实施例中，在缓冲层116上及载体112之上形成绝缘包封体140。如图2中所示，例如，绝缘包封体140至少填满半导体管芯130(例如，半导体管芯130-1、半导体管芯130-2及半导体管芯130-3)之间的间隙。在一些实施例中，绝缘包封体140覆盖半导体管芯130。换句话说，例如，半导体管芯130嵌入绝缘包封体140中并不会被绝缘包封体140以可被触及的方式显露出。
在一些实施例中，绝缘包封体140为通过模制工艺(molding process)形成的模制化合物。在一些实施例中，绝缘包封体140可例如包含聚合物(例如环氧树脂(epoxyresin)、酚醛树脂(phenolic resin)、含硅树脂(silicon-containing resin)或其它适合的树脂)、介电材料或其它适合的材料。在替代实施例中，绝缘包封体140可包含可接受的绝缘包封体材料。在一些实施例中，绝缘包封体140可进一步包含可被添加到其中以优化绝缘包封体140的热膨胀系数(coefficient of thermal expansion，CTE)的无机填料或无机化合物(例如，二氧化硅、粘土等)。本公开并非仅限于此。
参照图3，在一些实施例中，根据图16所示步骤S30，将绝缘包封体140平坦化以形成暴露出半导体管芯130的绝缘包封体140’。在某些实施例中，如图3中所示，在平坦化之后，半导体管芯130的顶表面(例如，半导体管芯130-1、半导体管芯130-2及半导体管芯130-3中的每一者的导通孔130d的顶表面及保护层130e的顶表面)通过绝缘包封体140’的顶表面140a暴露出。也就是说，例如，半导体管芯130的顶表面变得与绝缘包封体140’的顶表面140a实质上齐平(substantially leveled)。换句话说，半导体管芯130的顶表面与绝缘包封体140’的顶表面140a实质上彼此共面(substantially coplanar)。在一些实施例中，如图3中所示，半导体管芯130通过绝缘包封体140’以可被触及的方式显露出。也就是说，例如，半导体管芯130的导通孔130d通过绝缘包封体140’以可被触及的方式显露出。
例如，可通过机械研磨(mechanical grinding)或化学机械抛光(chemicalmechanical polishing，CMP)将绝缘包封体140平坦化。在平坦化步骤之后，可可选地执行清洁步骤，以例如清洁及移除从平坦化步骤产生的残留物。然而，本公开并非仅限于此，且可通过任何其它适合的方法执行平坦化步骤。
在一些实施例中，在将绝缘包封体140平坦化期间，半导体管芯130-1、半导体管芯130-2和/或半导体管芯130-3的导通孔130d及保护层130e也可被平坦化。在某些实施例中，可例如对包覆模制绝缘包封体140执行平坦化步骤，以将绝缘包封体140’的顶表面140a以及半导体管芯130-1、半导体管芯130-2及半导体管芯130-3中的每一者的导通孔130d的顶表面及保护层130e的顶表面整平。
在一些实施例中，根据图16所示步骤S40(例如，涉及图17所示步骤S41a至S47a以及图18所示步骤S41a-1至S41a-5及步骤S41a-o)，在半导体管芯130及绝缘包封体140’上形成重布线路结构150。在一些实施例中，如图4至图12中所示，重布线路结构150包括层间膜151、介电层152(例如，介电层152-1、介电层152-2及介电层152-3)、晶种层153(例如，晶种层153-1、晶种层153-2及晶种层153-3)、图案化导电层154(例如，图案化导电层154-1、图案化导电层154-2及图案化导电层154-3)、层间膜155(例如，层间膜155-1、层间膜155-2及层间膜155-3)及介电层156。然而，在本公开中，介电层152、晶种层153、图案化导电层154及层间膜155的层数不限于图4至图12中所绘示层数，其中介电层152、晶种层153、图案化导电层154及层间膜155的层数可为一个或多于一个。在一些实施例中，介电层152、晶种层153、图案化导电层154及层间膜155夹置在层间膜151与介电层156之间且依序堆叠。
参照图4，在一些实施例中，根据图17所示步骤S41a，在由保护层130e及绝缘包封体140’暴露出的半导体管芯130-1、半导体管芯130-2及半导体管芯130-3中的每一者的导通孔130d上形成层间膜151a。在一些实施例中，形成层间膜151a可包括(但不限于)：在半导体管芯130上施加粘合剂前驱体(图18所示步骤S41a-3)，在约30℃至约80℃的可工作温度(workable temperature)下执行热工艺达1至5分钟以使粘合剂前驱体与半导体管芯130的导通孔130d在其间形成键合(图18所示步骤S41a-4)，以及通过清洗移除未键合到半导体管芯130的导通孔130d的粘合剂前驱体(图18所示步骤S41a-5)；从而在导通孔130d上形成层间膜151a。在一些实施例中，在半导体管芯130上施加粘合剂前驱体之前，可执行预清洁步骤以移除余留在半导体管芯130的导通孔130d上的任何非期望的物质或颗粒(图18所示步骤S41a-1)。例如，预清洁步骤包括使用例如CX-100(例如，柠檬酸)或其它适合的化学品(例如，HCl或H2SO4)等化学清洁剂的工艺。在一些实施例中，在预清洁步骤之后，可执行清洗步骤(利用去离子(deionized，DI)水)以移除在预清洁工艺中所使用的化学品(图18所示步骤S41a-2)。另外，在例如步骤S41a-2和/或步骤S41a-5等清洗步骤中的每一者之后，可例如通过在约30℃至约80℃的可工作温度下使用氮气达1分钟而可选地执行干燥步骤(图18所示步骤S41a-o)。
在一些实施例中，粘合剂前驱体包括由以下化学式表示的化合物：
其中以上化学式中的氮(N)原子分别键合到半导体管芯130的导通孔130d中包含的和/或由半导体管芯130的导通孔130d提供的铜(Cu)原子，以在步骤S41a-4中的热工艺期间形成包括-(Cu-N)-键的三维网络结构。通过粘合剂前驱体的N原子与半导体管芯130的导通孔130d的Cu原子之间的交联，层间膜151a形成在半导体管芯130的导通孔130d的顶表面上。在一些实施例中，如沿方向Z测量，层间膜151a的厚度大于或实质上等于50nm且小于或实质上等于350nm。
在以上化学式中，Ar是选自由以下化学式(1)至化学式(35)表示的芳环组成的群组的芳环：
在以上化学式中，R1表示氢原子、具有线状结构(linear-like structure)、支状结构(branch-like structure)、梳状结构(comb-like structure)或星状结构(star-likestructure)的经取代的烷基链(alkyl chain)或未经取代的烷基链、或者芳环(aromaticring)。在本公开中，所述化学式中直接键合R1的所述环中的所述两个N原子中的一者键合到氢原子以形成基团-NH，如以上所示。
在以上化学式中，R2至R3各自独立地为经取代的亚烷基(alkylene)或未经取代的亚烷基，其中n1及n2各自独立地为范围介于1至30的整数。在一个实施例中，R2至R3彼此相同或彼此不同。在一个实施例中，n1与n2彼此相同或彼此不同。
在以上化学式中，X及Y各自独立地为-H、-OH、-SH、-F、-Cl、-Br、-I、羧基(carboxylgroup)、酯基(ester group)、胺基(amine group)、季铵阳离子(quaternary ammoniumcation)、三甲基硅烷基(trimethylsilyl group)、三乙基硅烷基(triethylsilyl group)、磺基(sulfo group)、羰基(carbonyl group)、碳酸酯基(carbonate ester group)、酰胺基(amide group)。或环氧基(epoxy group)。在一个实施例中，X与Y彼此相同或彼此不同。
例如，图50局部示意性地示出层间膜151a与半导体管芯130的导通孔130d之间的键合关系，其中R是氢原子、烷基链或芳环。然而，本公开并非仅限于此。另外，Cu原子的顶层(绘示在图50中)可进一步键合到粘合剂前驱体中所包含的化合物。如下文所示，在本公开中，例如，层间膜151a形成在具有咪唑衍生物的铜络合物的层中。
在一些实施例中，在半导体管芯130上施加粘合剂前驱体可包括在半导体管芯130上涂布粘合剂前驱体混合物，其中粘合剂前驱体混合物包括粘合剂前驱体的0.01重量％(wt％)至100wt％。换句话说，基于粘合剂前驱体混合物的总量，粘合剂前驱体的量为约0.01wt％至约100wt％，且溶剂的量为约0wt％至约99.99wt％。例如，前述溶剂指代能够使得粘合剂前驱体能够均匀地分配在其中但不与其反应的溶剂。在一些实施例中，溶剂可为pH值大于7的去离子水。
参照图5，在一些实施例中，根据图17所示步骤S42a，在层间膜151a上形成介电层152-1。在一些实施例中，介电层152-1是通过(但不限于)以下方式形成：在图4中所绘示结构之上形成介电材料毯覆层(blanket layer)以完全覆盖层间膜151a，并将介电材料毯覆层图案化以形成介电层152-1。在一些实施例中，在将介电材料毯覆层图案化以形成介电层152-1期间，层间膜151a也被图案化，其中在层间膜151a及介电材料毯覆层中形成多个开口O1以分别形成层间膜151及介电层152-1。换句话说，半导体管芯130的导通孔130d经由开口O1通过层间膜151及介电层152-1以可被触及的方式显露出。
在一些实施例中，介电层152-1的材料可为可利用光刻工艺(photolithographyprocess)和/或刻蚀工艺(etching process)而图案化的聚酰亚胺、聚苯并恶唑(PBO)、苯并环丁烯(BCB)、例如氮化硅等氮化物、例如氧化硅等氧化物、磷硅酸盐玻璃(phosphosilicate glass，PSG)、硼硅酸盐玻璃(borosilicate glass，BSG)、掺杂硼的磷硅酸盐玻璃(boron-doped phosphosilicate glass，BPSG)、其组合等。在一些实施例中，可通过例如旋转涂布(spin-on coating)、化学气相沉积(chemical vapor deposition，CVD)(例如，等离子体增强型化学气相沉积(plasma-enhanced chemical vapor deposition，PECVD))等适合的制作技术来形成介电层152-1。
参照图6，在一些实施例中，根据图17所示步骤S43a，在介电层152-1之上形成晶种层153a。在一些实施例中，晶种层153a形成在介电层152-1上并延伸到形成在介电层152-1及层间膜151中的开口O1中，以物理接触通过开口O1暴露出的半导体管芯130的导通孔130d、介电层152-1的部分及层间膜151的部分(通过开口O1暴露出)。换句话说，晶种层153a穿透介电层152-1及层间膜151，且开口O1的侧壁完全被晶种层153a覆盖。
在一些实施例中，晶种层153a以由金属或金属合金材料制成的毯覆层的方式形成在载体112之上，本公开并非仅限于此。在一些实施例中，晶种层153a被称为金属层，其可为单个层或包括由不同材料形成的多个子层的复合层。在一些实施例中，晶种层153a包含钛、铜、钼、钨、氮化钛、钛钨、其组合等。例如，晶种层153a可包括钛层以及位于钛层之上的铜层。晶种层153a可利用例如溅镀(sputtering)、物理气相沉积(physical vapordeposition，PVD)等来形成。在一些实施例中，晶种层153a可通过溅镀共形地形成在介电层152-1上，且接触通过开口O1暴露出的介电层152-1、层间膜151及导通孔130d。
参照图7，在一些实施例中，根据图17所示步骤S44a，在晶种层153a上形成图案化导电层154-1。在一些实施例中，图案化导电层154-1可通过(但不限于)以下方式形成：在图6中所绘示结构之上形成导电材料毯覆层以完全覆盖晶种153a，并将导电材料毯覆层图案化以形成图案化导电层154-1。
在一个实施例中，图案化导电层154-1可由通过电镀或沉积而形成且可利用光刻工艺及刻蚀工艺而图案化的导电材料(例如，铜、铜合金、铝、铝合金或其组合)制成。在一些实施例中，图案化导电层154-1可为图案化铜层或其他适合的图案化金属层。在本说明通篇中，用语“铜”旨在包括实质上纯的元素铜、含有不可避免的杂质的铜及含有少量例如钽、铟、锡、锌、锰、铬、钛、锗、锶、铂、镁、铝或锆等元素的铜合金。
参照图8，在一些实施例中，根据图17所示步骤S45a，将晶种层153a图案化以形成晶种层153-1。在一些实施例中，使用图案化导电层154-1作为刻蚀掩模将晶种层153a图案化以形成晶种层153-1。例如，刻蚀工艺可为干法刻蚀工艺(dry etching process)、湿法刻蚀工艺(wet etching process)或其组合；本公开并非仅限于此。换句话说，例如，在绝缘包封体140’上的垂直投影(例如，沿方向Z的垂直投影)中，图案化导电层154-1与晶种层153-1完全交叠。在一些实施例中，如图8中所示，图案化导电层154-1通过物理连接晶种层153-1及导通孔130d而电连接到半导体管芯130。
参照图9，在一些实施例中，根据图17所示步骤S46a，在图案化导电层154-1及晶种层153-1上形成层间膜155a。层间膜155a的形成与使用如图18所示方法中所述的粘合剂前驱体形成图4中所述层间膜151a的过程相同或相似，且因此，为简明起见，本文中不再予以赘述。如图9中所示，例如，图案化导电层154-1完全被层间膜155a及晶种层153-1包裹，其中层间膜155a同时物理接触晶种层153-1及图案化导电层154-1。
参照图10，在一些实施例中，根据图17所示步骤S47a，形成介电层152-2。在一些实施例中，介电层152-2是通过(但不限于)以下方式形成：在图9中所绘示结构之上形成介电材料毯覆层以完全覆盖层间膜155a，并将介电材料毯覆层图案化以形成介电层152-2。在一些实施例中，在将介电材料毯覆层图案化以形成介电层152-2期间，也将层间膜155a图案化，其中在层间膜155a及介电材料毯覆层中形成多个开口O2以分别形成层间膜155-1及介电层152-2。换句话说，开口O2穿透层间膜155-1及介电层152-2，且因此图案化导电层154-1的部分经由开口O2通过层间膜155-1及介电层152-2以可被触及的方式显露出。
如图10中所示，层间膜151夹置在导通孔130d与介电层152-1之间，其中层间膜151用作导电层与介电层(例如，导通孔130d与介电层152-1)之间的铜扩散障壁，且由于从导电层(例如，铜层)到介电层的铜原子扩散速率因层间膜151而减小，因此铜扩散现象被大幅抑制。并且因此，由于铜原子扩散(例如，从导电层到介电层的铜原子扩散)而在导电层与介电层之间产生的空隙显著减小。因此，由于层间膜151的存在，导通孔130d与介电层152-1之间的粘合强度增强，且导通孔130d与介电层152-1之间的分层(delamination)得以抑制。
在一些实施例中，如图10中所示，层间膜155-1夹置在图案化导电层154-1与介电层152-2之间。由于层间膜155-1，图案化导电层154-1与介电层152-2之间以及晶种层153-1与介电层152-2之间的粘合强度增强，且图案化导电层154-1与介电层152-2之间以及晶种层153-1与介电层152-2之间的分层得以抑制。
在一个实施例中，介电层152-2的材料可与介电层152-1的材料相同。在替代实施例中，介电层152-2的材料可与介电层152-1的材料不同。本公开并非仅限于此。
参照图11，在一些实施例中，在图10上所绘示结构上依序形成晶种层153-2、图案化导电层154-2、层间膜155-2及介电层152-3。晶种层153-2的形成及材料与图6至图8中所述形成晶种层153-1的工艺及材料相同或相似，图案化导电层154-2的形成及材料与图7中所述形成图案化导电层154-1的工艺及材料相同或相似，层间膜155-2的形成及材料与图9及图10中所述形成层间膜155-1的工艺及材料相同或相似，且介电层152-3的形成及材料与如图10中所述形成介电层152-2的工艺及材料相同或相似，且因此本文中不再予以赘述。
在一些实施例中，晶种层153-2形成在介电层152-2上并延伸到形成在层间膜155-1及介电层152-2中的开口O2中，以除层间膜155-1的部分及介电层152-2的部分(通过开口O2暴露出)以外还物理接触通过开口O2暴露出的图案化导电层154-1。换句话说，晶种层153-2穿透介电层152-2及层间膜155-1，且开口O2的侧壁完全被晶种层153-2覆盖。在一些实施例中，图案化导电层154-2形成在晶种层153-2上(例如，物理接触晶种层153-2)，其中沿方向Z在绝缘包封体140’上的垂直投影中，图案化导电层154-2的投影区域与晶种层153-2的投影区域交叠。例如，如图11中所示，图案化导电层154-2通过晶种层153-2电连接到图案化导电层154-1。
在一些实施例中，层间膜155-2及介电层152-3形成在图案化导电层154-2上，其中层间膜155-2夹置在图案化导电层154-2与介电层152-3之间，且夹置在晶种层153-2与介电层152-3之间。由于层间膜155-2，图案化导电层154-2与介电层152-3之间以及晶种层153-2与介电层152-3之间的粘合强度增强，且图案化导电层154-2与介电层152-3之间以及晶种层153-2与介电层152-3之间的分层得以抑制。
参照图12，在一些实施例中，在图11上所绘示结构上依序形成晶种层153-3、图案化导电层154-3、层间膜155-3及介电层156。晶种层153-3的形成/材料与图6至图8中所述形成晶种层153-1的工艺及材料相同或相似，图案化导电层154-3的形成/材料与图7中所述形成图案化导电层154-1的工艺及材料相同或相似，层间膜155-3的形成/材料与图9及图10中所述形成层间膜155-1的工艺及材料相同或相似，且介电层156的形成/材料与如图10中所述形成介电层152-2的工艺及材料相同或相似，且因此本文中不再予以赘述。
在一些实施例中，晶种层153-3形成在介电层152-3上并延伸到形成在层间膜155-2及介电层152-3中的开口O3中，以除层间膜155-2的部分及介电层152-3的部分(通过开口O3暴露出)以外还物理接触通过开口O3暴露出的图案化导电层154-2。换句话说，晶种层153-3穿透介电层152-3及层间膜155-2，且开口O3的侧壁完全被晶种层153-3覆盖。在一些实施例中，图案化导电层154-3形成在晶种层153-3上(例如，物理接触晶种层153-3)，其中沿方向Z在绝缘包封体140’上的垂直投影中，图案化导电层154-3的投影区域与晶种层153-3的投影区域交叠。例如，如图12中所示，图案化导电层154-3通过晶种层153-3电连接到图案化导电层154-2。
在一些实施例中，层间膜155-3及介电层156形成在图案化导电层154-3上，其中层间膜155-3夹置在图案化导电层154-3与介电层156之间，且夹置在晶种层153-3与介电层156之间。由于层间膜155-3，图案化导电层154-3与介电层156之间以及晶种层153-3与介电层156之间的粘合强度增强，且图案化导电层154-3与介电层156之间以及晶种层153-3与介电层156之间的分层得以抑制。
在一些实施例中，如图12中所示，图案化导电层154-3的部分通过形成在介电层156及层间膜155-3中的多个开口O4暴露出以电连接到随后形成的连接器。此时，封装结构P1的重布线路结构150制造完成。
一起参照图10、图11及图12，在一些实施例中，重布线路结构150形成在半导体管芯130及绝缘包封体140’上，其中重布线路结构150电连接到半导体管芯130(例如，半导体管芯130-1、130-2、130-3)。例如，重布线路结构150形成在半导体管芯130的顶表面上(例如，半导体管芯130的导通孔130d的顶表面及保护层130e的顶表面)及绝缘包封体140’的顶表面140a上。在一些实施例中，重布线路结构150通过导通孔130d及接垫130b电连接到半导体管芯130。在一些实施例中，重布线路结构150被称为用于提供布线功能的半导体管芯130的前侧重布线层。在一些实施例中，半导体管芯130位于重布线路结构150与缓冲层116之间，且绝缘包封体140’位于重布线路结构150与缓冲层116之间。如图12中所示，半导体管芯130-1、130-2、130-3例如通过重布线路结构150彼此电连通。
在本公开中，在图11中形成的层(例如，晶种层153-2、图案化导电层154-2、层间膜155-2及介电层152-3)以及在图12中形成的层(例如，晶种层153-3、图案化导电层154-3、层间膜155-3及介电层156)可被各别地称为重布线路结构150的第一构成层(first build-uplayer)的一个层。出于例示目的，在图12所示重布线路结构150中包括两个第一构成层；然而，本公开并非仅限于此。重布线路结构150中所包括的第一构成层的数目在本公开中不受限制。在一个实施例中，重布线路结构150中所包括的第一构成层的数目可为零。例如，可从重布线路结构150可选地省略在图11中形成的第一构成层与在图12中形成的第一构成层二者。在替代实施例中，重布线路结构150中所包括的第一构成层的数目可为一个或多于一个。
参照图13，在一些实施例中，根据图16所示步骤S50，在重布线路结构150之上形成多个晶种层图案160及多个导电元件170。在一些实施例中，如图13中所示，晶种层图案160各自位于导电元件170中相应的一个导电元件与重布线路结构150的介电层156之间。由于晶种层图案160，导电元件170与介电层156之间的粘合强度增强。在一些实施例中，晶种层图案160直接位于通过形成在介电层156及层间膜155-3中的开口O4暴露出的图案化导电层154-3的部分上。如图13中所示，在一些实施例中，晶种层图案160电连接到重布线路结构150，且导电元件170通过晶种层图案160电连接到重布线路结构150。
在一些实施例中，导电元件170通过重布线路结构150及晶种层图案160电连接到半导体管芯130。举例来说，导电元件170中的一些导电元件通过重布线路结构150及晶种层图案160中相应的晶种层图案电连接到半导体管芯130-1。举例来说，导电元件170中的一些导电元件通过重布线路结构150及晶种层图案160中相应的晶种层图案电连接到半导体管芯130-2。举例来说，导电元件170中的一些导电元件通过重布线路结构150及晶种层图案160中相应的晶种层图案电连接到半导体管芯130-3。
在一些实施例中，晶种层图案160是通过(但不限于)以下方式形成：在介电层156上形成晶种层材料毯覆层(未示出)；在晶种层材料毯覆层上形成导电元件170；使用导电元件170作为掩模将晶种层材料毯覆层图案化。在一些实施例中，晶种层材料毯覆层形成在介电层156上并延伸到形成在介电层156及层间膜155-3中的开口O4中，以物理接触且电接触通过开口O4暴露出的图案化导电层154-3、以物理接触介电层156的部分及层间膜155-3的部分(通过开口O4暴露出)。换句话说，晶种层材料毯覆层穿透介电层156及层间膜155-3，且开口O4的侧壁完全被晶种层材料毯覆层覆盖。晶种层材料毯覆层的形成及材料与晶种层153a的形成及材料相同或相似，且因此本文中不再予以赘述。
在一些实施例中，导电元件170的形成可通过以下方式形成：通过光刻形成具有暴露出晶种层160a的部分的多个开口的图案化光刻胶层(未示出)；以及将包括形成在其上的图案化光刻胶层的整个结构浸入镀覆溶液中，以将导电元件170镀覆在晶种层材料毯覆层上，导电元件170在位置上对应于通过形成在图案化光刻胶层中的开口暴露出的晶种层材料毯覆层的部分。在一个实施例中，可通过涂布工艺及光刻工艺等形成图案化光刻胶层。在一些实施例中，图案化光刻胶层的材料例如包括适合于例如使用掩模的光刻工艺或无使用掩模的光刻工艺(例如，电子束(electron-beam，e-beam)写入或离子束写入)等图案化工艺的正性抗蚀剂材料或负性抗蚀剂材料。由于图案化光刻胶层，通过调整图案化光刻胶层中开口的大小及数目，可容易地修改导电元件170的大小及数目。如图13中所示，导电元件170例如包括铜柱、铜通孔等；本公开并非仅限于此。
在形成导电元件170之后，移除图案化光刻胶层以暴露出未被导电元件170覆盖的晶种层材料毯覆层。在一个实施例中，通过例如使用氧等离子体等的可接受的灰化工艺(ashing process)和/或光刻胶剥除工艺(photoresist stripping process)移除图案化光刻胶层，且本公开并非仅限于此。
在一些实施例中，使用导电元件170作为刻蚀掩模将晶种层材料毯覆层图案化以形成晶种层图案160。例如，刻蚀工艺可为干法刻蚀工艺、湿法刻蚀工艺或其组合；本公开并非仅限于此。换句话说，移除未被导电元件170覆盖的晶种层材料毯覆层以形成晶种层图案160。在一些实施例中，如图13中所示，晶种层图案160的侧壁与导电元件170中相应的一个导电元件的侧壁对准。
参照图14，在一些实施例中，根据图16所示步骤S60，将图13中所绘示的整个结构与载体112一起翻转(上下颠倒)，其中将导电元件170放置到保持器件HD，且接着将载体112从缓冲层116上剥离。在一些实施例中，保持器件HD可为胶带(tape)、载体膜(carrierfilm)或吸力垫(suctin pad)。本公开并非仅限于此。
在一些实施例中，由于剥离层114，缓冲层116容易与载体112分离。在一些实施例中，通过剥离工艺将载体112从缓冲层116上拆离，并移除载体112及剥离层114。在某些实施例中，如图14中所示，暴露出缓冲层116。在一个实施例中，剥离工艺为激光剥离工艺(laserdebonding process)。在剥离步骤期间，在剥离载体112及剥离层114之前，使用保持器件HD固定封装结构P1。
参照图15，在一些实施例中，从保持器件HD释放导电元件170以形成封装结构P1。在一些实施例中，在从保持器件HD释放导电元件170之前，执行切割(单体化(singulation))工艺以将内连在其间的多个封装结构P1切分成各别的且分离的封装结构P1。在一个实施例中，所述切割(单体化)工艺是包括机械刀片锯切(mechanical bladesawing)或激光切分(laser cutting)的晶片切割工艺。本公开并非仅限于此。至此，封装结构P1的制造完成。
然而，本公开并非仅限于此。在替代实施例中，导电元件170可包括焊球或球栅阵列(ball grid array，BGA)球，参见图19中所绘示封装结构P2。在其它替代实施例中，封装结构中可进一步包括多个导电柱CP，参见图20中所绘示封装结构P3。
图19是根据本公开一些示例性实施例的封装结构的示意性剖视图。一起参照图15及图19，图15中所绘示封装结构P1与图19中所绘示封装结构P2相似；从而使得与上述元件相似或实质上相同的元件将使用相同的参考编号，且本文中将不再对相同元件的某些细节或说明(例如，形成及材料)及所述元件的关系(例如，相对定位配置及电连接)予以赘述。对于如图19中所示导电元件170为焊球或BGA球的这种实施例，以球下金属(under-ballmetallurgy，UBM)图案u1替代晶种层图案160，以避免焊料材料从导电元件170扩散到重布线路结构150，从而确保封装结构P2的性能。在一些实施例中，UBM图案u1的材料可包括铜、镍、钛、钨或其合金等，且可通过例如电镀工艺以多层(例如，在UBM图案u1中的任意两个相邻层中具有不同的材料)的方式形成。UBM图案u1的数目在本公开中不受限制。
图20是根据本公开一些示例性实施例的封装结构的示意性剖视图。一起参照图19及图20，图19中所绘示封装结构P2与图20中所绘示封装结构P3相似；从而使得与上述元件相似或实质上相同的元件将使用相同的参考编号，且本文中将不再对相同元件的某些细节或说明(例如，形成及材料)及所述元件的关系(例如，相对定位配置及电连接)予以赘述。对于如图20中所示包括导电柱CP的这种实施例，其中导电柱CP沿方向X排列在半导体管芯130旁边且嵌入绝缘包封体140’中。在一些实施例中，导电柱CP可为穿孔，例如整合扇出型(integrated fan-out，InFO)穿孔。为简明起见，出于例示目的，在图20中呈现仅两个导电柱CP，然而，应注意，导电柱CP的数目可少于两个或多于两个；本公开并非仅限于此。可基于需求来选择待形成的导电柱CP的数目。
在一些实施例中，导电柱CP中的每一者的两端通过绝缘包封体140’暴露出。例如，导电柱CP夹置在缓冲层116与重布线路结构150之间，其中每个导电柱CP的第一端物理连接到重布线路结构150，且导电柱CP通过重布线路结构150电连接到半导体管芯130。例如，导电柱CP通过光刻、镀覆、光刻胶剥除工艺或任何其它适合的方法形成在缓冲层116上。在一个实施例中，导电柱CP可通过(但不限于)以下方式形成：形成覆盖缓冲层116的掩模图案(未示出)，所述掩模图案具有暴露出缓冲层116的多个部分的多个开口；形成填充所述多个开口的金属材料，以通过电镀或沉积形成多个导电柱CP；以及接着移除掩模图案。例如，导电柱CP的材料可包括金属材料，例如铜或铜合金等。然而，本公开并非仅限于此。
继续参照图20，在一些实施例中，在缓冲层116中形成多个开口O5，以暴露出导电柱CP中的每一者的第二端。开口O5的数目在本公开中不受限制，且可基于需求及设计布局来指定。在某些实施例中，在由开口O5暴露出的导电柱CP中的每一者的第二端上分别形成多个导电元件190，且多个UBM图案u2分别在导电柱CP中的一个导电柱与导电元件190中相应的一个导电元件之间形成。然而，本公开并非仅限于此，在替代实施例中，UBM图案u2可基于设计布局及需求来省略。导电元件190的形成及材料与导电元件180的形成及材料相同或相似，且UBM图案u2的形成及材料与UBM图案u1的形成及材料相同或相似，且因此本文中不再予以赘述。如图20中所示，导电元件190通过UBM图案u2、导电柱CP及重布线路结构150电连接到半导体管芯130。例如，在导电柱CP上设置导电元件190之后，具有双面端子(dual-side terminal)的封装结构P3制作完成。
在又一些替代实施例中，除图13中的导电元件170和/或图19至图20中的导电元件180以外，还可通过晶种层图案160和/或UBM图案u1、u2在重布线路结构150上设置额外的半导体元件(未示出)以电连接到半导体管芯130中的至少一者。在一些实施例中，额外的半导体元件可包括无源组件或有源组件。额外的半导体元件的数目在本公开中不受限制，且可基于需求及设计布局来指定。
图21至图32是根据本公开一些实施例的封装结构的制造方法中各种阶段的示意性剖视图。图33是示出根据本公开一些实施例的制造封装结构的重布线路结构/层的方法的流程图。与先前所述的元件相似或实质上相同的元件将使用相同的参考编号，且本文中将不再对相同元件的某些细节或说明予以赘述。参照图15及图32，图32中所绘示封装结构P4相似于图15中所绘示封装结构P1；区别在于，在封装结构P4中，重布线路结构150被重布线路结构250替代。
在一些实施例中，利用图21至图29中所述工艺在半导体管芯130及绝缘包封体140’上形成重布线路结构250。在一些实施例中，如图21至图29中所示，重布线路结构250包括介电层252(例如，介电层252-1、介电层252-2、介电层252-3及介电层252-4)、晶种层253(例如，晶种层253-1、晶种层253-2、晶种层253-3及晶种层253-4)、图案化导电层254(例如，图案化导电层254-1、图案化导电层254-2a、图案化导电层254-2b、图案化导电层254-3及图案化导电层254-4)以及层间膜255(例如，层间膜255-1、层间膜255-2及层间膜255-3及层间膜255-4)。然而，在本公开中，介电层252、晶种层253、图案化导电层254及层间膜255的层数不限于图21至图29中所绘示层数，其中介电层252、晶种层253、图案化导电层254及层间膜255的层数可为一个或多于一个。在一些实施例中，介电层252、晶种层253、图案化导电层254及层间膜255形成在绝缘包封体140’上且依序堆叠。
参照图21，在一些实施例中，在如图3中所述工艺之后，根据图33所示步骤S41b，在半导体管芯130及绝缘包封体140’上形成晶种层SL1。例如，晶种层SL1以由金属或金属合金材料制成的毯覆层的形式形成在半导体管芯130及绝缘包封体140’上，本公开并非仅限于此。在一些实施例中，晶种层SL1被称为金属层，所述金属层可为单个层或包括由不同材料形成的多个子层的复合层。在一些实施例中，晶种层SL1可包含钛、铜、钼、钨、氮化钛、钛钨、其组合等。例如，晶种层SL1可包括钛层以及位于钛层之上的铜层。晶种层SL1可例如利用溅镀、PVD等来形成。在一些实施例中，晶种层SL1可通过溅镀共形地形成在半导体管芯130及绝缘包封体140’上。如图21中所示，在一些实施例中，晶种层SL1物理接触半导体管芯130的导通孔130d及绝缘包封体140’的顶表面140a。
在晶种层SL1上形成图案化光刻胶层PR1，其中图案化光刻胶层PR1包括例如至少一个开口O6。在一些实施例中，如图21中所示，在图案化光刻胶层PR1中形成多个开口O6。在一个实施例中，可通过涂布工艺及光刻工艺等形成图案化光刻胶层PR1。开口O6的数目可例如对应于随后形成的导电结构(例如导电柱或导通孔)的数目。然而，本公开并非仅限于此。如图21中所示，部分的晶种层SL1分别通过形成在图案化光刻胶层PR1中的开口O6暴露出。在一些实施例中，图案化光刻胶层PR1的材料例如包括适合于例如使用掩模的光刻工艺或无使用掩模的光刻工艺(例如，电子束(e-beam)写入或离子束写入)等图案化工艺的正性抗蚀剂材料或负性抗蚀剂材料。
参照图22，在一些实施例中，根据图33所示步骤S42b，在开口O6中分别形成图案化导电层254-1。在一些实施例中，通过镀覆工艺或任何其它适合的方法形成图案化导电层254-1，所述镀覆工艺可包括电镀或无电镀覆(electroless plating)等。在一个实施例中，图案化导电层254-1可通过以下方式形成：通过电镀或沉积形成填充开口O6的金属材料以形成图案化导电层254-1。在一个实施例中，图案化导电层254-1的材料可包括金属材料，例如铜或铜合金等。图案化导电层254-1的数目可基于需求来选择，且可通过改变开口O6的数目来调整。在一些实施例中，图案化导电层254-1的材料可与图案化导电层154-1的材料相同。在其他实施例中，图案化导电层254-1的材料可与图案化导电层154-1的材料不同。
继续参照图22，例如，在形成图案化导电层254-1之后，移除图案化光刻胶层PR1。在一个实施例中，通过例如使用氧等离子体等的可接受的灰化工艺和/或光刻胶剥除工艺移除图案化光刻胶层PR1。本公开并非仅限于此。
参照图23，在一些实施例中，根据图33所示步骤S43b，将晶种层SL1图案化以形成晶种层253-1。在某些实施例中，移除未被图案化导电层254-1覆盖的晶种层SL1的部分(绘示在图22中)以形成晶种层253-1。在一些实施例中，使用图案化导电层254-1作为刻蚀掩模刻蚀晶种层SL1以形成晶种层253-1。例如，刻蚀工艺可包括干法刻蚀工艺或湿法刻蚀工艺。如图23中所示，晶种层253-1包括例如一个或多个彼此机械(物理性地)隔离且电隔离的导电段(conductive segment)。在某些实施例中，如图23中所示，晶种层253-1机械(物理性地)连接到且电连接到图案化导电层254-1中相应的一个图案化导电层。在一些实施例中，晶种层253-1的侧壁与图案化导电层254-1中相应的一个图案化导电层的侧壁对准。如图23中所示，图案化导电层254-1通过晶种层253-1电连接到半导体管芯130。在一些实施例中，晶种层253-1的材料可与晶种层153-1的材料相同。在其他实施例中，晶种层253-1的材料可与晶种层153-1的材料不同。
参照图24，在一些实施例中，根据图33所示步骤S44b，形成层间膜255a以覆盖晶种层153-1及图案化导电层254-1。层间膜255a的形成及材料与如在图4中根据图18所示方法所述的形成层间膜151a的工艺相同或相似，且因此本文中不再予以赘述。如图24中所示，例如，图案化导电层254-1被层间膜255a及晶种层253-1一起包裹。
参照图25，在一些实施例中，根据图33所示步骤S45b，在层间膜255a上形成介电层252a。介电层252a是通过(但不限于)以下方式形成：在图24中所绘示结构之上形成介电材料毯覆层以完全覆盖层间膜155a及通过层间膜155a暴露出的半导体管芯130及绝缘包封体140’。在一些实施例中，介电层252a的材料可为聚酰亚胺、PBO、BCB、例如氮化硅等氮化物、例如氧化硅等氧化物、PSG、BSG、BPSG、其组合等。在一些实施例中，可通过例如旋转涂布、CVD(例如，PECVD)等适合的制作技术形成介电层252a。
参照图26，在一些实施例中，根据图33所示步骤S46b，对介电层252a执行平坦化步骤以形成介电层252-1。例如，可通过机械研磨或CMP将介电层252a平坦化。在一些实施例中，介电层252a的材料可与介电层152-1的材料相同。在其他实施例中，介电层252a的材料可与介电层152-1的材料不同。
在将介电层252a平坦化期间，层间膜255a也被平坦化以形成暴露出图案化导电层254-1的顶表面S254-1的层间膜255-1。如图26中所示，例如，图案化导电层254-1的侧壁及晶种层253-1的侧壁被层间膜255-1包裹。在一些实施例中，层间膜255-1的材料可与层间膜155-1的材料相同。在其他实施例中，层间膜255-1的材料可与层间膜155-1的材料不同。在某些实施例中，例如，可对介电层252a执行平坦化步骤，以将介电层252-1的顶表面S252-1、图案化导电层254-1的顶表面S254-1及层间膜255-1的顶表面S255-1整平。例如，图案化导电层254-1的顶表面S254-1及层间膜255-1的顶表面S255-1通过介电层252-1的顶表面S252-1以可被触及的方式显露出。
在将介电层252a及层间膜255a平坦化期间，图案化导电层254-1也可被平坦化。在平坦化步骤之后，可可选地执行清洁步骤，以例如清洁及移除从平坦化步骤产生的残留物。然而，本公开并非仅限于此，且可通过任何其它适合的方法执行平坦化步骤。由于层间膜255-1，图案化导电层254-1与介电层252-1之间以及晶种层253-1与介电层252-1之间的粘合强度增强，且图案化导电层254-1与介电层252-1之间以及晶种层253-1与介电层252-1之间的分层得以抑制。在本公开中，在图21至图26中形成的层(例如，晶种层253-1、图案化导电层254-1、层间膜255-1及介电层252-1)可被称为重布线路结构250的第二构成层(secondbuild-up layer)的一个层。
参照图27，在一些实施例中，在介电层252-1上依序形成晶种层253-2、图案化导电层254-2a、图案化导电层254-2b、层间膜255-2及介电层252-2。在本公开中，在图27中形成的层(例如，晶种层253-2、图案化导电层254-2a/254-2b、层间膜255-2及介电层252-2)可被称为重布线路结构250的第三构成层(third build-up layer)的一个层。注意，在本公开中，图案化导电层254-2b的镀覆工艺与图案化导电层254-2a的镀覆工艺共享相同的晶种层(例如，晶种层253-2)，其中在图案化导电层254-2a及254-2b的形成中使用具有不同大小的开口的不同图案化光刻胶层。也就是说，晶种层253-2可用作用于镀覆图案化导电层254-2a与254-2b二者的晶种层。具有不同大小的开口的以上图案化光刻胶层的材料及形成与图案化光刻胶层PR1的材料及形成相同或相似，且因此本文中不再予以赘述。
在一些实施例中，晶种层253-2直接位于介电层252-1、图案化导电层254-1及层间膜255-1上。例如，晶种层253-2电连接到图案化导电层254-1。在一些实施例中，图案化导电层254-2a位于晶种层253-2上且电连接到晶种层253-2。在一些实施例中，晶种层253-2的侧壁与图案化导电层254-2a中相应的一个图案化导电层的侧壁对准。如图27中所示，晶种层253-2夹置在图案化导电层254-2a与图案化导电层254-1之间，且图案化导电层254-2a通过晶种层253-2电连接到图案化导电层254-1。
在一些实施例中，图案化导电层254-2b形成在图案化导电层254-2a上。如图27中所示，例如，图案化导电层254-2b直接位于图案化导电层254-2a上且电连接到图案化导电层254-2a。在一些实施例中，图案化导电层254-2a夹置在图案化导电层254-2b与晶种层253-2之间，且图案化导电层254-2b通过图案化导电层254-2a电连接到晶种层253-2。
晶种层253-2的形成及材料与晶种层253-1的形成及材料相同或相似，且因此本文中不再予以赘述。图案化导电层254-2a/254-2b中的每一者的形成及材料与图案化导电层254-1的形成及材料相同或相似，且因此本文中不再予以赘述。
在一些实施例中，层间膜255-2覆盖至少部分的图案化导电层254-2b、图案化导电层254-2a及晶种层253-2。如图27中所示，例如，图案化导电层254-2a、254-2b的侧壁以及晶种层253-2的侧壁被层间膜255-2包裹，其中图案化导电层254-2b的顶表面S254-2b被层间膜255-2的顶表面S255-2暴露出。层间膜255-2的形成及材料与层间膜255-1的形成及材料相同或相似，且因此本文中不再予以赘述。
在一些实施例中，介电层252-2位于图案化导电层254-2b、图案化导电层254-2a、晶种层253-2、层间膜255-2及介电层252-1上。如图27中所示，层间膜255-2的顶表面S255-2及图案化导电层254-2b的顶表面S254-2b通过介电层252-2的顶表面S252-2以可被触及的方式显露出。介电层252-2的形成及材料与介电层252-1的形成及材料相同或相似，且因此本文中不再予以赘述。由于层间膜255-2，图案化导电层254-2与介电层252-2之间以及晶种层253-2与介电层252-2之间的粘合强度增强，且图案化导电层254-2与介电层252-2之间以及晶种层253-2与介电层252-2之间的分层得以抑制。
参照图28，在一些实施例中，在介电层252-2上依序形成晶种层253-3、图案化导电层254-3、层间膜255-3及介电层252-3。在本公开中，在图28中形成的层(例如，晶种层253-3、图案化导电层254-3、层间膜255-3及介电层252-3)可被称为重布线路结构250的第四构成层(fourth build-up layer)的一个层。
在一些实施例中，晶种层253-3直接位于介电层252-2、图案化导电层254-2b及层间膜255-2上。如图28中所示，晶种层253-3电连接到图案化导电层254-2b。在一些实施例中，图案化导电层254-3位于晶种层253-3上且电连接到晶种层253-3。在一些实施例中，晶种层253-3的侧壁与图案化导电层254-3中相应的一个图案化导电层的侧壁对准。如图28中所示，晶种层253-3夹置在图案化导电层254-3与图案化导电层254-2b之间，且图案化导电层254-3通过晶种层253-3电连接到图案化导电层254-2b。晶种层253-3的形成及材料与晶种层253-1的形成及材料相同或相似，且因此本文中不再予以赘述。图案化导电层254-3的形成及材料与图案化导电层254-1的形成及材料相同或相似，且因此本文中不再予以赘述。
在一些实施例中，层间膜255-3被形成为覆盖图案化导电层254-3及晶种层253-3。如图28中所示，例如，图案化导电层254-3的侧壁及晶种层253-3的侧壁被层间膜255-3包裹。层间膜255-3的形成及材料与层间膜155-2的形成及材料相同或相似，且因此本文中不再予以赘述。在一些实施例中，在层间膜255-3、图案化导电层254-3、晶种层253-3及介电层252-2上形成介电层252-3。如图28中所示，例如，在介电层252-3及层间膜255-3中形成多个开口O7，其中图案化导电层254-3的部分通过开口O7暴露出。介电层252-3的形成及材料与介电层152-2的形成及材料相同或相似，且因此本文中不再予以赘述。由于层间膜255-3，图案化导电层254-3与介电层252-3之间以及晶种层253-3与介电层252-3之间的粘合强度增强，且图案化导电层254-3与介电层252-3之间以及晶种层253-3与介电层252-3之间的分层得以抑制。
参照图29，在一些实施例中，依序形成晶种层253-4、图案化导电层254-4、层间膜255-4及介电层252-4。晶种层253-4、图案化导电层254-4、层间膜255-4及介电层252-4的形成及材料与晶种层153-3、图案化导电层154-3、层间膜155-3及介电层256的形成及材料相同或相似，且因此本文中可不再予以赘述。在本公开中，在图29中形成的层(例如，晶种层253-4、图案化导电层254-4、层间膜255-4及介电层252-4)可被称为重布线路结构250的第一构成层的一个层。
在一些实施例中，晶种层253-4位于介电层252-3上并延伸到形成在层间膜255-3及介电层252-3中的开口O7中，以物理接触通过开口O7暴露出的图案化导电层254-3。换句话说，晶种层253-4穿透介电层252-3及层间膜255-3，且直接位于通过开口O7暴露出的图案化导电层254-3上。在一些实施例中，开口O7的侧壁完全被晶种层253-4覆盖。在一些实施例中，图案化导电层254-4位于晶种层253-4上(例如，物理接触晶种层253-4)，其中沿方向Z在绝缘包封体140’上的垂直投影中，图案化导电层254-4的投影区域与晶种层253-4的投影区域交叠。例如，如图29中所示，图案化导电层254-4通过晶种层253-4电连接到图案化导电层254-3。在一些实施例中，层间膜255-4及介电层252-4位于图案化导电层254-4及晶种层253-4上，其中层间膜255-4夹置在图案化导电层254-4与介电层252-4之间，且夹置在晶种层253-4与介电层252-4之间。由于层间膜255-4，图案化导电层254-4与介电层252-4之间以及晶种层253-4与介电层252-4之间的粘合强度增强，且图案化导电层254-4与介电层252-4之间以及晶种层253-4与介电层252-4之间的分层得以抑制。
如图29中所示，图案化导电层254-4的部分通过形成在介电层252-4及层间膜255-4中的多个开口O8暴露出以电连接到随后形成的连接器。此时，封装结构P4的重布线路结构250制造完成。根据图32所示方法及图21至图26、图27和/或图28中所述工艺(例如，使用第二构成层、第三构成层及第四构成层)，重布线路结构250进一步获得用于路由功能的精细节距(fine pitch)结构。如图29中所示，半导体管芯130-1、130-2、130-3例如通过重布线路结构250彼此电连通。
出于例示目的，在图29所示重布线路结构250中包括四个构成层(例如，第一构成层、第二构成层、第三构成层及第四构成层中的每一者的各一个层)；然而，本公开并非仅限于此。重布线路结构250中所包括的第一构成层、第二构成层、第三构成层及第四构成层的数目在本公开中不受限制。例如，重布线路结构250中所包括的第一构成层、第二构成层及第三构成层的数目可为一个或多于一个，而重布线路结构250中所包括的第四构成层的数目可为零、一个或多于一个。
参照图30，在一些实施例中，在重布线路结构150之上依序形成多个晶种层图案160及多个导电元件170。由于晶种层图案160，导电元件170与介电层252-4之间的粘合强度增强。在一些实施例中，晶种层图案160直接位于通过形成在介电层252-4及层间膜255-4中的开口O8暴露出的图案化导电层254-4的部分上。
在一些实施例中，晶种层图案160电连接到重布线路结构250，且导电元件170通过晶种层图案160电连接到重布线路结构250。如图30中所示，例如，导电元件170通过重布线路结构250及晶种层图案160中相应的晶种层图案电连接到半导体管芯130。已在图13所示工艺中阐述晶种层图案160及导电元件170的形成及材料，且因此本文中不再予以赘述。
参照图31，在一些实施例中，将图30中所绘示的整个结构与载体112一起翻转(上下颠倒)，其中将导电元件170放置到保持器件HD，且通过剥离层114，接着将载体112从缓冲层116上剥离。在剥离步骤期间，在剥离载体112及剥离层114之前，使用保持器件HD来固定封装结构P4。
参照图32，在一些实施例中，从保持器件HD释放导电元件170以形成封装结构P4。在一些实施例中，在从保持器件HD释放导电元件170之前，执行切割(单体化)工艺以将内连在其间的多个封装结构P4切分成各别的且分离的封装结构P4。至此，封装结构P4的制造完成。
在某些实施例中，导电元件170可包括铜柱、铜通孔等，参见图32中所绘示封装结构P4。然而，本公开并非仅限于此，在替代实施例中，导电元件170可包括焊球或BGA球，同时以UBM图案u1替代晶种层图案160，参见图34中所绘示封装结构P5。在其它替代实施例中，导电元件170可包括焊球或BGA球，同时以UBM图案u1替代晶种层图案160，且可在存在导电元件190及UBM图案u2的情况下进一步包括多个导电柱CP，参见图35中所绘示封装结构P6。然而，本公开并非仅限于此，在替代实施例中，UBM图案u2可基于设计布局及需求来省略。
在又一些替代实施例中，除图32中的导电元件170和/或图34至图35中的导电元件180以外，还可通过晶种层图案160和/或UBM图案u1、u2在重布线路结构250上设置额外的半导体元件(未示出)。额外的半导体元件可包括无源组件或有源组件。额外的半导体元件的数目在本公开中不受限制，且可基于需求及设计布局来指定。
如封装结构P1至封装结构P6中所示，在重布线路结构150/250中，由于层间膜(例如，151/155-1/155-2/155-3、255-1/255-2/255-3/255-4)位于介电层(例如，152-1/152-2/152-3/156、252-1/252-2/252-3/252-4)与图案化导电层(例如，154-1/154-2/154-3、254-1/254-2a/254-2b/254-3/254-4)之间，因此介电层(例如，152-1/152-2/152-3/156、252-1/252-2/252-3/252-4)通过层间膜(例如，151/155-1/155-2/155-3、255-1/255-2/255-3/255-4)与图案化导电层(例如，154-1/154-3/154-3、254-1/254-2a/254-2b/254-3/254-4)分离，且因此其间产生的空隙大幅减少，从而抑制了分层现象。另外，如封装结构P1至封装结构P6中所示，在重布线路结构150/250中，由于层间膜(例如，层间膜151、255-1)位于导通孔(例如，导通孔130d)与介电层(例如，介电层152-1、252-1)之间，因此介电层(例如，介电层152-1、252-1)通过层间膜(例如，层间膜151、255-1)与导通孔(例如，导通孔130d)分离，且由此其间产生的空隙也减少，从而抑制了分层现象。在本公开中，如沿方向Z测量，层间膜151-1、155-1至155-3、255-1至255-3中的每一者的厚度大于或实质上等于50nm且小于或实质上等于350nm。由于此种配置，所述图案化导电层中的一者与和其相应的一个介电层之间的粘合强度增强，且因此实现了封装结构P1至封装结构P6的更好的良率及可靠性。
图36至图42是根据本公开一些实施例的封装结构的制造方法中各种阶段的示意性剖视图。图43是示出根据本公开一些实施例的制造封装结构的重布线路结构/层的方法的流程图。与先前所述的元件相似或实质上相同的元件将使用相同的参考编号，且本文中将不再对相同元件的某些细节或说明予以赘述。参照图15及图42，图42中所绘示封装结构P7相似于图15中所绘示封装结构P1；区别在于，在封装结构P7中，重布线路结构150被重布线路结构350替代。
在一些实施例中，利用图36至图39中所述工艺在半导体管芯130及绝缘包封体140’上形成并设置重布线路结构350。在一些实施例中，如图36至图39中所示，重布线路结构350包括介电层352、晶种层353(例如，晶种层353-1、晶种层353-2及晶种层353-3)、图案化导电层354(例如，图案化导电层354-1、图案化导电层354-2及图案化导电层354-3)及层间膜355(例如，层间膜355-1、层间膜355-2及层间膜255-3)以及介电层356(例如，介电层356-1、介电层356-2及介电层356-3)。然而，在本公开中，晶种层353、图案化导电层354、层间膜355及介电层356的层数不限于图31至图39中所绘示的层数。晶种层253、图案化导电层254、层间膜355及介电层356的层数可为一个或多于一个。在一些实施例中，晶种层253、图案化导电层254、层间膜355及介电层356形成在介电层252上且依序堆叠。
参照图36，在一些实施例中，在如图3中所述工艺之后，根据图43所示步骤S41c，在半导体管芯130及绝缘包封体140’上形成介电层352。介电层352的形成及材料与介电层152-1的形成及材料相同或相似，且因此本文中不再予以赘述。如图36中所示，例如，半导体管芯130的导通孔130d通过形成在介电层352中的多个开口O9暴露出。换句话说，半导体管芯130的导通孔130d通过形成在介电层352中的开口O9以可被触及的方式显露出。
在一些实施例中，根据图43所示步骤S42c，将晶种层353-1形成为直接位于介电层352上，且将图案化导电层354-1形成为设置在晶种层353-1上。晶种层353-1及图案化导电层354-1的形成及材料分别相同于或相似于晶种层153-1及图案化导电层154-1的形成及材料，且因此本文中不再予以赘述。例如，如图36中所示，晶种层351-1穿透介电层352，其中晶种层351-1延伸到开口O9中，以物理地连接到通过开口O9暴露出的半导体管芯130的导通孔130d。在一些实施例中，开口O9的侧壁完全被晶种层353-1覆盖。在一些实施例中，图案化导电层354-1位于晶种层353-1上(例如，物理接触晶种层353-1)，其中沿方向Z在绝缘包封体140’上的垂直投影中，图案化导电层354-1的投影区域与晶种层353-1的投影区域交叠。例如，如图36中所示，图案化导电层354-1通过晶种层353-1电连接到半导体管芯130的导通孔130d。
继续参照图36，在一些实施例中，根据图43所示步骤S43c，在图案化导电层354-1上设置介电层356a。例如，在晶种层353-1、图案化导电层354-1以及通过晶种层353-1及图案化导电层354-1暴露出的介电层352上涂布介电层356a。换句话说，晶种层353-1及图案化导电层354-1嵌入介电层356a中，其中通过晶种层353-1及图案化导电层354-1暴露出的介电层352被介电层356a覆盖。例如，通过(但不限于)以下方式在晶种层353-1、图案化导电层354-1以及通过晶种层353-1及图案化导电层354-1暴露出的介电层352上涂布介电层356a：在晶种层353-1、图案化导电层354-1以及通过晶种层353-1及图案化导电层354-1暴露出的介电层352之上形成介电材料混合物毯覆层，以完全覆盖晶种层353-1、图案化导电层354-1以及通过晶种层353-1及图案化导电层354-1暴露出的介电层352。在一些实施例中，可通过例如旋转涂布等适合的制作技术形成介电层356a。
在一些实施例中，介电材料混合物包含介电材料及添加剂。例如，介电材料可包括聚酰亚胺、PBO、BCB、例如氮化硅等氮化物、例如氧化硅等氧化物、PSG、BSG、BPSG、丙烯酸酯树脂(acrylate resin)、其组合等。例如，添加剂可包括平均分子量小于1000克/摩尔(g/mol)的小分子(例如硅烷系小分子)或平均分子量约1000g/mol至约10000g/mol的寡聚物(例如聚乙二醇系寡聚物(polyethylene glycol based oligomer)、丙烯酸酯系寡聚物(acrylate-based oligomer)等)。在一些实施例中，基于介电材料混合物的总量，介电材料的量为约95wt％至约99wt％，且添加剂的量为约1wt％至约5wt％。在替代实施例中，可可选地将溶剂添加到介电材料混合物中以促进添加剂与介电材料之间的混合，前述溶剂为能够使得添加剂及介电材料能够均匀地混合在其中但不与其反应的溶剂。在一些实施例中，溶剂可包括n-甲基吡咯烷酮(n-methylpyrrolidone，NMP)或含氮溶剂。
参照图37，在一些实施例中，根据图43所示步骤S44c，对图36上所绘示结构执行热处理TH以在图案化导电层354-1上形成层间膜355-1。例如，对介电层356a执行热处理TH以形成充分固化的介电层356a’及层间膜355-1，其中层间膜355-1位于充分固化的介电层356a’与图案化导电层354-1之间。在一些实施例中，层间膜355-1的厚度大于或实质上等于5nm且小于或实质上等于250nm。如图37中所示，例如，层间膜355-1直接位于图案化导电层354-1上，其中介电层356a’通过层间膜355-1与图案化导电层354-1分离。
在一些实施例中，在热处理TH期间，介电层356a充分固化，同时介电层356a中所包含的添加剂与图案化导电层254-1的铜(Cu)原子相互作用以形成层间膜355-1，其中在热处理TH期间还提供额外的氧(O)原子(例如，来自外部大气)以进一步执行氧化处理，从而使得层间膜355-1形成有由晶粒大小(grain size)为200nm或大于200nm的氧化铜构成的纳米结构。在一些实施例中，层间膜355-1包括由多晶氧化铜(poly crystalline Cu2O)构成的纳米结构层。在本公开中，层间膜355-1是导电的，且层间膜355-1电连接到图案化导电层354-1。在执行热处理TH期间，基于需求及设计布局，层间膜355-1的形成中的参数(例如，铜原子的氧化速率、晶体取向及层密度)能够通过调整用于形成介电层356a的介电材料混合物中所包含的添加剂的添加(类型和/或量)来控制。由于介电材料混合物中所包含的添加剂，介电层356a的固化温度显著降低。在一个实施例中，热处理TH是在约170℃至约320℃的可工作温度及约50托(torr)至约100托的可工作压力(workable pressure)下执行。例如，可通过(但不限于)提供纯氧气来提供额外的氧原子。
在一些实施例中，如图38中所示，介电层356a’被图案化以形成具有多个开口O10的介电层356-1，其中开口O10暴露出层间膜355-1的部分。开口O10的数目并不限于图38中所绘示的数目，且可基于需求及设计布局来指定。
继续参照图38，在一些实施例中，图案化导电层354-1完全被晶种层353-1及层间膜355-1包裹。在某些实施例中，层间膜355-1位于图案化导电层354-1与介电层356-1之间以及晶种层353-1与介电层356-1之间，其中图案化导电层354-1及晶种层353-1通过层间膜355-1独立地与介电层356-1分离。由于层间膜355-1夹置在图案化导电层354-1与介电层356-1之间以及晶种层353-1与介电层356-1之间，因此晶粒大小为200nm或大于200nm的层间膜355-1用作导电层与介电层(例如，图案化导电层354-1与介电层356-1、以及晶种层353-1与介电层356-1)之间的铜扩散障壁)，且因此铜扩散现象由于从导电层(例如，铜层)到介电层的铜原子扩散速率因层间膜355-1减小而得到大幅抑制。详细来说，给定区域中的晶粒边界的数目随着晶粒大小的增大而减少，从而使得在导电层与介电层之间产生的空隙(这是由从导电层扩散到介电层的铜原子的扩散以及导电层中的晶粒的晶粒边界引起)显著减少。因此，由于存在层间膜355-1，图案化导电层354-1与介电层356-1之间以及晶种层353-1与介电层356-1之间的粘合强度增强，且图案化导电层354-1与介电层356-1之间以及晶种层353-1与介电层356-1之间的分层得以抑制。由于层间膜355-1，图案化导电层354-1与介电层356-1之间以及晶种层353-1与介电层356-1之间的粘合强度增强，且图案化导电层354-1与介电层356-1之间以及晶种层353-1与介电层356-1之间的分层得以抑制。
参照图39，在一些实施例中，在介电层356-1上依序形成晶种层353-2、图案化导电层354-2、层间膜355-2及介电层356-2，且在介电层356-2上依序形成晶种层353-3、图案化导电层354-3、层间膜355-3及介电层356-3。晶种层353-2、353-3的形成及材料与晶种层353-1的形成及材料相同或相似，图案化导电层354-2、354-3的形成及材料与图案化导电层354-1的形成及材料相同或相似，层间膜355-2、355-3的形成及材料与层间膜355-1的形成及材料相同或相似，且介电层356-2、356-3的形成及材料与介电层356-1的形成及材料相同或相似，且因此本文中不再予以赘述。
在一些实施例中，晶种层353-2位于介电层356-1上并延伸到形成在介电层356-1中的开口O10中，以物理接触通过开口O10暴露出的层间膜355-1的部分。换句话说，晶种层353-2穿透介电层356-1，且开口O10的侧壁完全被晶种层353-2覆盖。如图39中所示，例如，晶种层353-2通过层间膜355-1电连接到图案化导电层354-1。在一些实施例中，图案化导电层354-2位于晶种层353-2上(例如，物理接触晶种层353-2)，其中沿方向Z在绝缘包封体140’上的垂直投影中，图案化导电层354-2的投影区域与晶种层353-2的投影区域交叠。例如，如图39中所示，图案化导电层354-2通过晶种层353-2及层间膜355-1电连接到图案化导电层354-1。在一些实施例中，层间膜355-2位于图案化导电层354-2上(例如，物理接触图案化导电层354-2)，其中不与晶种层353-2接触的图案化导电层354-2的表面以及晶种层353-2的侧壁被层间膜355-2覆盖。如图39中所示，例如，层间膜355-2电连接到图案化导电层354-2及晶种层353-2。在一些实施例中，介电层356-2位于层间膜355-2上，其中层间膜355-2夹置在图案化导电层354-2与介电层356-2之间，且夹置在晶种层353-2与介电层356-2之间。由于层间膜355-2，图案化导电层354-2与介电层356-2之间以及晶种层353-2与介电层356-2之间的粘合强度增强，且图案化导电层354-2与介电层356-2之间以及晶种层353-2与介电层356-2之间的分层得以抑制。在一些实施例中，如图39中所示，层间膜355-2的部分通过形成在介电层356-2中的多个开口O11暴露出以电连接到随后形成的连接器。
在一些实施例中，晶种层353-3位于介电层356-2上并延伸到形成在介电层356-2中的开口O11中，以物理接触通过开口O11暴露出的层间膜355-2的部分。换句话说，晶种层353-3穿透介电层356-2，且开口O11的侧壁完全被晶种层353-3覆盖。如图39中所示，例如，晶种层353-3通过层间膜355-2电连接到图案化导电层354-2。在一些实施例中，图案化导电层354-3位于晶种层353-3上(例如，物理接触晶种层353-3)，其中沿方向Z在绝缘包封体140’上的垂直投影中，图案化导电层354-3的投影区域与晶种层353-3的投影区域交叠。例如，如图39中所示，图案化导电层354-3通过晶种层353-3及层间膜355-2电连接到图案化导电层354-2。在一些实施例中，层间膜355-3位于图案化导电层354-3上(例如，物理接触图案化导电层354-3)，其中不与晶种层353-3接触的图案化导电层354-3的表面以及晶种层353-3的侧壁被层间膜355-3覆盖。如图39中所示，例如，层间膜355-3电连接到图案化导电层354-2及晶种层353-3。在一些实施例中，介电层356-3位于层间膜355-3上，其中层间膜355-3夹置在图案化导电层354-3与介电层356-3之间，且夹置在晶种层353-3与介电层356-3之间。由于层间膜355-3，图案化导电层354-3与介电层356-3之间以及晶种层353-3与介电层356-3之间的粘合强度增强，且图案化导电层354-3与介电层356-3之间以及晶种层353-3与介电层356-3之间的分层得以抑制。在一些实施例中，如图39中所示，层间膜355-3的部分通过形成在介电层356-3中的多个开口O12暴露出以电连接到随后形成的连接器。此时，封装结构P7的重布线路结构350制造完成。如图39中所示，半导体管芯130-1、130-2、130-3例如通过重布线路结构350彼此电连通。
在本公开中，在图39中形成的晶种层353-2、图案化导电层354-2、层间膜355-2及介电层356-2以及在图39中形成的晶种层353-3、图案化导电层354-3、层间膜355-3及介电层356-3可被分别称为重布线路结构350的第五构成层(fifth build-up layer)的一个层。重布线路结构350中所包括的第五构成层的数目在本公开中不受限制。在一个实施例中，重布线路结构350中所包括的第五构成层的数目可为零。例如，可从重布线路结构350中可选地省略在图39中形成的所述两个第五构成层二者。在替代实施例中，重布线路结构350中所包括的第五构成层的数目可为一个或多于一个。
参照图40，在一些实施例中，在重布线路结构350之上依序形成多个晶种层图案160及多个导电元件170。由于晶种层图案160，导电元件170与介电层356-3之间的粘合强度增强。在一些实施例中，晶种层图案160直接位于通过形成在介电层356-3中的开口O12暴露出的层间膜355-3的部分上，且晶种层图案160通过层间膜355-3电连接到图案化导电层354-3。
在一些实施例中，晶种层图案160电连接到重布线路结构350，且导电元件170通过晶种层图案160电连接到重布线路结构350。如图40中所示，例如，导电元件170中的一些导电元件通过重布线路结构350及晶种层图案160中相应的晶种层图案电连接到半导体管芯130。已在图13所示工艺中阐述晶种层图案160及导电元件170的形成及材料，且因此本文中不再予以赘述。
参照图41，在一些实施例中，将图40中所绘示的整个结构与载体112一起翻转(上下颠倒)，其中将导电元件170放置到保持器件HD，且由于剥离层114，接着将载体112从缓冲层116上剥离。在剥离步骤期间，在剥离载体112及剥离层114之前，使用保持器件HD来固定封装结构P7。
参照图42，在一些实施例中，从保持器件HD释放导电元件170以形成封装结构P7。在一些实施例中，在从保持器件HD释放导电元件170之前，执行切割(单体化)工艺以将内连在其间的多个封装结构P7切分成各别的且分离的封装结构P7。至此，封装结构P7的制造完成。
在某些实施例中，导电元件170可包括铜柱、铜通孔等，参见图42中所绘示封装结构P7。然而，本公开并非仅限于此，在替代实施例中，导电元件170可包括焊球或BGA球，同时以UBM图案u1替代晶种层图案160，参见图44中所绘示封装结构P8。在其它替代实施例中，导电元件170可包括焊球或BGA球，同时以UBM图案u1替代晶种层图案160，且可在存在导电元件190及UBM图案u2的情况下进一步包括多个导电柱CP，参见图45中所绘示封装结构P9。然而，本公开并非仅限于此，在替代实施例中，UBM图案u2可基于设计布局及需求来省略。
在又一些替代实施例中，除图42中的导电元件170和/或图44至图45中的导电元件180以外，还可通过晶种层图案160和/或UBM图案u1、u2在重布线路结构350上设置额外的半导体元件(未示出)。额外的半导体元件可包括无源组件或有源组件。额外的半导体元件的数目在本公开中不受限制，且可基于需求及设计布局来指定。
图46是根据本公开一些示例性实施例的封装结构的示意性剖视图。图47是示出根据本公开一些实施例的制造封装结构的重布线路结构/层的方法的流程图。与先前所述的元件相似或实质上相同的元件将使用相同的参考编号，且本文中将不再对相同元件的某些细节或说明予以赘述。参照图15及图46，图46中所绘示封装结构P10相似于图15中所绘示封装结构P1；区别在于，在封装结构P10中，重布线路结构150被重布线路结构450替代。
在一些实施例中，利用图47中所述步骤(工艺)在半导体管芯130及绝缘包封体140’上形成并设置重布线路结构450。在一些实施例中，如图46中所示，重布线路结构450包括介电层452(例如，介电层452-1、介电层452-2、介电层452-3及介电层452-4)、晶种层453(例如，晶种层453-1、晶种层453-2、晶种层453-3及晶种层453-4)、图案化导电层454(例如，图案化导电层454-1、图案化导电层454-2a、图案化导电层454-2b、图案化导电层454-3及图案化导电层454-4)以及层间膜455(例如，层间膜455-1、层间膜455-2及层间膜455-3及层间膜455-4)。然而，在本公开中，介电层452、晶种层453、图案化导电层454及层间膜455的层数不限于图46中所绘示层数，其中介电层452、晶种层453、图案化导电层454及层间膜455的层数可为一个或多于一个。在一些实施例中，介电层452、晶种层453、图案化导电层454及层间膜455形成在绝缘包封体140’上且依序堆叠。在本公开中，层间膜455-1至455-4独立地形成有由晶粒大小为200nm或大于200nm的氧化铜构成的纳米结构。在一些实施例中，层间膜455-1至455-4包括由多晶氧化铜(Cu2O)构成的纳米结构层。在本公开中，层间膜455-1至455-4是导电的。
如图46中所示，在一些实施例中，图案化导电层454-1完全被晶种层453-1及层间膜455-1包裹(覆盖)。例如，层间膜455-1位于图案化导电层454-1与介电层456-1之间以及晶种层453-1与介电层456-1之间，其中图案化导电层454-1及晶种层453-1通过层间膜455-1独立地且物理地与介电层456-1分离。由于层间膜455-1，图案化导电层454-1与介电层456-1之间以及晶种层453-1与介电层456-1之间的粘合强度增强，且图案化导电层454-1与介电层456-1之间以及晶种层453-1与介电层456-1之间的分层得以抑制。如图46中所示，导电层454-1通过晶种层453-1电连接到导通孔130d，并通过直接接触电连接到层间膜455-1。
在一些实施例中，图案化导电层454-2a及设置在其上的图案化导电层454-2b完全被晶种层453-2及层间膜455-2包裹(覆盖)。例如，层间膜455-2位于图案化导电层454-2a、454-2b与介电层456-2之间以及晶种层453-2与介电层456-2之间，其中图案化导电层454-2a、454-2b及晶种层453-2通过层间膜455-2独立地且物理地与介电层456-2分离。由于层间膜455-2，图案化导电层454-2a、454-2b与介电层456-2之间以及晶种层453-2与介电层456-2之间的粘合强度增强，且图案化导电层454-2a、454-2b与介电层456-2之间以及晶种层453-2与介电层456-2之间的分层得以抑制。如图46中所示，图案化导电层454-2a通过晶种层453-2及层间膜455-1电连接到图案化导电层454-1，且通过直接接触电连接到层间膜455-2，同时图案化导电层454-2b通过直接接触电连接到图案化导电层454-2a及层间膜455-2。
在一些实施例中，图案化导电层454-3完全被晶种层453-3及层间膜455-3包裹(覆盖)。例如，层间膜455-3位于图案化导电层454-3与介电层456-3之间以及晶种层453-3与介电层456-3之间，其中图案化导电层454-3及晶种层453-3通过层间膜455-3独立地且物理地与介电层456-3分离。由于层间膜455-3，图案化导电层454-3与介电层456-3之间以及晶种层453-3与介电层456-3之间的粘合强度增强，且图案化导电层454-3与介电层456-3之间以及晶种层453-3与介电层456-3之间的分层得以抑制。如图46中所示，导电层454-3通过晶种层453-3及层间膜455-2电连接到导电层454-2a。
在一些实施例中，图案化导电层454-4完全被晶种层453-4及层间膜455-4包裹(覆盖)。例如，层间膜455-4位于图案化导电层454-4与介电层456-4之间以及晶种层453-4与介电层456-4之间，其中图案化导电层454-4及晶种层453-4通过层间膜455-4独立地且物理地与介电层456-4分离。由于层间膜455-4，图案化导电层454-4与介电层456-4之间以及晶种层453-4与介电层456-4之间的粘合强度增强，且图案化导电层454-4与介电层456-4之间以及晶种层453-4与介电层456-4之间的分层得以抑制。如图46中所示，导电层454-4通过晶种层453-4及层间膜455-3电连接到导电层454-3。
例如，出于例示目的，可通过下文所述的图47所示加工步骤S41d至S46d来执行重布线路结构450的形成。本公开并非仅限于此。
在某些实施例中，在如图3中所述的工艺之后，根据图47所示步骤S41d，在半导体管芯130及绝缘包封体140’上形成晶种层(图中未示出)。例如，晶种层的形成及材料与图21中所绘示晶种层SL1的形成及材料相似或实质上相同，且因此本文中不再予以赘述。在某些实施例中，根据图47所示步骤S42d，在晶种层上形成图案化导电层454-1。例如，图案化导电层454-1的形成及材料与图22中所绘示图案化导电层254-1的形成及材料相似或实质上相同，且因此本文中不再予以赘述。在某些实施例中，根据图47所示步骤S43d，使用图案化导电层454-1作为刻蚀掩模将晶种层图案化以形成晶种层453-1。例如，晶种层453-1的形成及材料与图23中所绘示晶种层253-1的形成及材料相似或实质上相同，且因此本文中不再予以赘述。在某些实施例中，根据图47所示步骤S44d，在图案化导电层454-1上设置介电层(未示出)。例如，介电层的形成及材料与图36中所绘示介电层356a的形成及材料相似或实质上相同，且因此本文中不再予以赘述。在某些实施例中，根据图47所示步骤S45d，接着执行热处理以在图案化导电层454-1上形成层间膜455-1。例如，热处理的工艺与图37中所述热处理的工艺相似或实质上相同，且因此本文中不再予以赘述。在某些实施例中，根据图47所示步骤S46d，在介电层上执行图案化步骤以形成介电层452-1并暴露出层间膜455-1。例如，图案化步骤的工艺与图26中所述平坦化步骤的工艺相似或实质上相同，且因此本文中不再予以赘述。
另外，介电层452-2至452-4、晶种层453-2至453-4、图案化导电层454-2a、454-2b、454-3、454-4及层间膜455-2至455-4的形成及材料与图47中所述介电层452-1、晶种层453-1、图案化导电层454-1及层间膜455-1相似或实质上相同，或者与图36至图38中所述晶种层353-1、图案化导电层354-1、层间膜355-1及介电层356-1相似或实质上相同，且因此为简明起见，本文中不再予以赘述。在本公开中，在重布线路结构450中，层(例如，晶种层453-1、图案化导电层454-1、层间膜455-1及介电层452-1)可被称为第六构成层(sixth build-uplayer)的一个层，层(例如，晶种层453-2、图案化导电层454-2a、454-2b、层间膜455-2及介电层452-2)可被称为第七构成层(seventh build-up layer)的一个层，层(例如，晶种层453-3、图案化导电层454-3、层间膜455-3及介电层452-3)可被称为第八构成层(eighthbuild-up layer)的一个层，且层(例如，晶种层453-4、图案化导电层454-4、层间膜455-4及介电层452-4)可被称为第五构成层的一个层。出于例示目的，在图46所示重布线路结构450中包括四个构成层(例如，第五构成层、第六构成层、第七构成层及第八构成层中的每一者的各一个层)；然而，本公开并非仅限于此。重布线路结构450中所包括的第五构成层、第六构成层、第七构成层及第八构成层的数目在本公开中不受限制。例如，重布线路结构450中所包括的第五构成层、第六构成层及第七构成层的数目可为一个或多于一个，而重布线路结构450中所包括的第八构成层的数目可为零、一个或多于一个。
继续参照图46，在重布线路结构450之上依序形成多个晶种层图案160及多个导电元件170，且由于剥离层114，接着将载体112从缓冲层116上剥离。已在图13所示工艺中阐述晶种层图案160及导电元件170的形成及材料，且因此本文中不再予以赘述。在一些实施例中，导电元件170通过晶种层图案160电连接到重布线路结构450。在一些实施例中，导电元件170中的一些导电元件通过重布线路结构450及晶种层图案160中相应的晶种层图案电连接到半导体管芯130。在剥离步骤期间，在剥离载体112及剥离层114之前，使用保持器件HD来固定封装结构P10。在一些实施例中，从保持器件HD释放导电元件170以形成封装结构P10。在一些实施例中，在从保持器件HD释放导电元件170之前，执行切割(单体化)工艺以将内连在其间的多个封装结构P10切分成各别的且分离的封装结构P10。至此，封装结构P10的制造完成。
在某些实施例中，导电元件170可包括铜柱、铜通孔等，参见图46中所绘示封装结构P10。然而，本公开并非仅限于此，在替代实施例中，导电元件170可包括焊球或BGA球，同时以UBM图案u1替代晶种层图案160，参见图48中所绘示封装结构P11。在其它替代实施例中，导电元件170可包括焊球或BGA球，同时以UBM图案u1替代晶种层图案160，且可在存在导电元件190及UBM图案u2的情况下进一步包括多个导电柱CP，参见图49中所绘示封装结构P12。然而，本公开并非仅限于此，在替代实施例中，UBM图案u2可基于设计布局及需求来省略。
在又一些替代实施例中，除图46中的导电元件170和/或图48至图49中的导电元件180以外，还可通过晶种层图案160和/或UBM图案u1、u2在重布线路结构450上设置额外的半导体元件(未示出)。额外的半导体元件可包括无源组件或有源组件。额外的半导体元件的数目在本公开中不受限制，且可基于需求及设计布局来指定。
如封装结构P7至封装结构P12中所示，在重布线路结构350/450中，由于层间膜(例如，355-1/355-2/355-3、455-1/455-2/455-3/455-4)位于介电层(例如，356-1/356-2/356-3、452-1/452-2/452-3/452-4)与图案化导电层(例如，354-1/354-2/354-3、454-1/454-2a/454-2b/454-3/454-4)之间，因此介电层(例如，356-1/356-2/356-3、452-1/452-2/452-3/452-4)通过层间膜(例如，355-1/355-2/355-3、455-1/455-2/455-3/455-4)与图案化导电层(例如，354-1/354-2/354-3、454-1/454-2a/454-2b/454-3/454-4)分离，且因此其间产生的空隙大幅减少，从而抑制了分层现象。在本公开中，层间膜355-1/355-2/355-3、455-1/455-2/455-3/455-4中的每一者的厚度大于或实质上等于5nm且小于或实质上等于250nm。由于这种配置，所述图案化导电层中的一者与和其相应的一个介电层之间的粘合强度增强，且因此实现了封装结构P7至封装结构P12的更好的良率及可靠性。另外，由于所述层间膜的形成(例如，添加剂的添加)，形成重布线路结构350、450的温度(例如，所述介电层的固化温度)降低。
在一些实施例中，封装结构P1至P12可进一步安装有额外的封装、芯片/管芯、其它电子器件或适合的衬底(例如，有机衬底)以形成堆叠式封装结构，本公开并非仅限于此。
根据一些实施例，一种封装结构包括半导体管芯及重布线路结构。重布线路结构设置在半导体管芯上并电连接到半导体管芯，且包括图案化导电层、介电层及层间膜。介电层设置在图案化导电层上。层间膜夹置在介电层与图案化导电层之间，且图案化导电层通过层间膜与介电层分离。
根据一些实施例，所述的封装结构还包括：晶种层，其中所述图案化导电层设置在所述晶种层上，且所述图案化导电层被所述晶种层及所述层间膜包裹。根据一些实施例，在所述的封装结构中，其中所述层间膜的第一表面物理接触所述图案化导电层，所述层间膜的第二表面物理接触所述介电层，且所述第一表面与所述第二表面相对。根据一些实施例，在所述的封装结构中，其中所述层间膜包括粘合剂层，且所述粘合剂层是通过使粘合剂前驱体与所述图案化导电层接触而形成，且所述粘合剂前驱体包括由以下化学式表示的化合物：
根据一些实施例，一种制造封装结构的方法包括以下步骤：提供具有多个导电端子的半导体管芯；在半导体管芯上形成重布线路结构，其中重布线路结构电连接到半导体管芯，且形成重布线路结构包括：在半导体管芯上沉积第一介电层，第一介电层暴露出多个导电端子的部分；在第一介电层上形成图案化导电层，并将图案化导电层连接到通过第一介电层暴露出的多个导电端子的所述部分；在图案化导电层上形成第一层间膜，且第一层间膜共形地覆盖图案化导电层；以及在第一层间膜上沉积第二介电层，其中图案化导电层通过第一层间膜与第二介电层分离；以及在重布线路结构上形成多个导电元件，以将多个导电元件电连接到重布线路结构。
根据一些实施例，在所述的封装结构的方法中，其中形成所述第一层间膜包括：在所述图案化导电层上施加粘合剂前驱体，以在所述图案化导电层上形成所述第一层间膜，其中所述粘合剂前驱体与所述图案化导电层之间形成键合，且所述粘合剂前驱体包括由以下化学式表示的化合物：
根据一些实施例，一种制造封装结构的方法包括以下步骤：提供半导体管芯；将半导体管芯包封在绝缘包封体中；在绝缘包封体上形成重布线路结构，其中重布线路结构电连接到半导体管芯，且形成重布线路结构包括：在半导体管芯上形成图案化导电层，图案化导电层电连接半导体管芯；以及在图案化导电层上沉积介电层，并在介电层与图案化导电层之间形成纳米结构导电层；以及在重布线路结构上形成多个导电元件，以将重布线路结构与多个导电元件电连接。
根据一些实施例，在所述的封装结构的方法中，其中在所述图案化导电层上沉积介电层包括对介电材料与包含小分子或寡聚物的添加剂进行混合以形成介电材料混合物，并在所述图案化导电层上涂布所述介电材料混合物以形成所述介电层，且在所述介电层与所述图案化导电层之间形成所述纳米结构导电层包括使所述介电层及所述图案化导电层经历热处理，以在所述介电层与所述图案化导电层之间形成由金属氧化物构成的所述纳米结构导电层，其中在所述热处理中，所述介电层中所包含的所述添加剂与所述图案化导电层相互作用，以形成由金属氧化物构成的所述纳米结构导电层。根据一些实施例，在所述的封装结构的方法中，在包封所述半导体管芯之前，还包括：形成多个穿孔，所述多个穿孔排列在所述半导体管芯旁边，其中所述多个穿孔通过所述重布线路结构电连接到所述半导体管芯，其中包封所述半导体管芯还包括将所述多个穿孔包封在所述绝缘包封体中。根据一些实施例，在所述的封装结构的方法中，在形成所述重布线路结构之后，还包括：将一个或多于一个半导体器件设置在所述重布线路结构上并将所述一个或多于一个半导体器件电连接到所述重布线路结构。
以上概述了若干实施例的特征，以使所属领域中的技术人员可更好地理解本公开的方面。所属领域中的技术人员应知，其可容易地使用本公开作为设计或修改其他工艺及结构的基础来施行与本文中所介绍的实施例相同的目的和/或实现与本文中所介绍的实施例相同的优点。所属领域中的技术人员还应认识到，这些等效构造并不背离本公开的精神及范围，而且他们可在不背离本公开的精神及范围的条件下对其作出各种改变、取代及变更。
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