半导体封装件
阅读说明：本技术 半导体封装件 (Semiconductor package ) 是由 金永培 于 2019-03-29 设计创作，主要内容包括：一种半导体封装件包括：封装件衬底；耦接至封装件衬底的倒装芯片；插入件,其堆叠在倒装芯片上,并且包括其上表面上的第一端子和第二端子；接合线,其将第一端子与封装件衬底连接；以及模制层,其覆盖插入件、倒装芯片和接合线。模制层在插入件的上表面上具有暴露第二端子的信号孔和与信号孔间隔开的至少一个伪孔。(A semiconductor package includes: a package substrate; a flip chip coupled to the package substrate; an interposer stacked on the flip chip and including first and second terminals on an upper surface thereof; a bonding wire connecting the first terminal with the package substrate; and a molding layer covering the interposer, the flip chip, and the bonding wires. The molding layer has a signal hole exposing the second terminal and at least one dummy hole spaced apart from the signal hole on an upper surface of the insert.)
本申请要求于2018年7月10日在韩国知识产权局提交的韩国专利申请No.10-2018-0079925的优先权，该申请的公开以引用方式全文并入本文中。
技术领域
本发明构思涉及一种半导体封装件。
背景技术
半导体工业在保持产品高度集成的同时，不断尝试小型化并缩小半导体产品的厚度和重量。为此，已经开发出了具有安装在衬底上的部件堆叠件的各种类型的封装件，并且它们的应用和使用也在逐渐增加。
然而，封装件的堆叠的部件包括具有不同热膨胀系数的各种材料。因此，在制造过程期间(例如，在形成将部件包封在衬底上的模制层时)，可能发生封装件在特定方向上扭曲的翘曲。这样的翘曲可能会大大降低封装件的可靠性。因此，有必要采取对策来防止翘曲。
发明内容
根据本发明构思的一方面，提供了一种半导体封装件，该半导体封装件包括：封装件衬底；耦接至封装件衬底上的倒装芯片；***件，其堆叠在倒装芯片上，并且包括衬底和***件的衬底的上表面上的第一端子和第二端子；接合线，其将第一端子与封装件衬底连接；以及模制层，其覆盖***件、倒装芯片和接合线。模制层在其中具有开口到第二端子的信号孔，并且在其中具有与信号孔间隔开并且位于***件的上表面的上方的至少一个伪孔。
根据本发明构思的另一方面，提供了一种半导体封装件，该半导体封装件包括下封装件以及堆叠在下封装件上的上封装件，并且其中，下封装件包括：封装件衬底；倒装芯片，其耦接至封装件衬底；***件，其堆叠在倒装芯片上并且包括衬底以及***件的衬底的上表面上的第一端子和第二端子；以及模制层，其覆盖***件和倒装芯片。模制层在其中具有在第二端子处开口的信号孔，并且在其中具有与信号孔间隔开并且位于***件的上表面的上方的至少一个伪孔。
根据本发明构思的另一方面，提供了一种半导体封装件，该半导体封装件包括：封装件衬底；多个微凸块，其被设置在封装件衬底上；倒装芯片，其堆叠在所述多个微凸块上，并且经所述多个微凸块电连接至封装件衬底；底部填充膜，其在倒装芯片与封装件衬底之间包围所述多个微凸块；倒装芯片上的粘合剂膜；***件，其堆叠在粘合剂膜上，并且包括衬底和***件的衬底的上表面处的第一端子和第二端子；接合线，其将第一端子与封装件衬底电连接；以及模制层，其覆盖***件、倒装芯片和接合线。模制层在其中具有在第二端子处开口的信号孔，并且在其中具有与信号孔间隔开并且位于***件的上表面的上方的至少一个伪孔。
附图说明
通过参照附图详细描述本发明构思的各个示例，本发明构思的以上和其它方面和特征将变得更加清楚，其中：
图1是根据本发明构思的半导体封装件的示例的剖视图；
图2是示出图1的半导体封装件的翘曲的概念图；
图3是图1的封装件的部分A的放大图；
图4是图1的半导体封装件的平面图；
图5是根据本发明构思的半导体封装件的另一示例的剖视图；
图6是图5的半导体封装件的平面图；
图7是根据本发明构思的半导体封装件的另一示例的剖视图；
图8是根据本发明构思的半导体封装件的示例的平面图；
图9是根据本发明构思的半导体封装件的另一示例的平面图；
图10是根据本发明构思的半导体封装件的另一示例的平面图；
图11是根据本发明构思的半导体封装件的另一示例的平面图；
图12是根据本发明构思的半导体封装件的另一示例的平面图；
图13是根据本发明构思的半导体封装件的又一示例的平面图；
图14是根据本发明构思的半导体封装件的另一示例的剖视图；
图15是根据本发明构思的半导体封装件的另一示例的剖视图；以及
图16是根据本发明构思的半导体封装件的又一示例的剖视图。
具体实施方式
现在将参照图1至图4来描述根据本发明构思的半导体封装件的一个示例。
在图中，方向X是第一水平方向，并且方向Y是与第一方向X交叉的第二水平方向。第一方向X和第二方向Y可彼此垂直。第三方向Z具有竖直部件，并且与第一方向X和第二方向Y二者交叉。例如，第三方向Z可为竖直方向，即，可垂直于第一方向X和第二方向Y。在这种情况下，第一方向X、第二方向Y和第三方向Z可全部彼此正交。
此外，在下面的描述中，尽管各附图示出了多个相同元件，但这些元件有时可以单独引用，以便于描述。可以理解，单个元件的特征或方面的每个描述通常适用于其它相同元件。同样，在整个附图中相同元件都是用相同的标号来表示的。因此，为了简洁起见，可以在随后描述的示例中省略已经在一个示例中描述了的元件的描述。
参照图1，半导体封装件包括封装件衬底100、倒装芯片200、微凸块210、第一底部填充膜220、***件300、粘合剂膜310、接合线340和模制层400。
封装件衬底100可在其上表面上接纳倒装芯片200和***件300。具体地说，倒装芯片200和***件300可按次序堆叠在封装件衬底100的上表面上。封装件衬底100例如可为印刷电路板(PCB)或者可包括集成有导电元件的陶瓷衬底。然而，本发明构思不限于此。在任何情况下，本领域普通技术人员通常理解的术语“封装件衬底”是指集成有导电元件(例如，在衬底的顶表面和/或底表面处的端子以及延伸穿过衬底/在衬底中延伸以提供从衬底的上表面至底表面的电路径的内部布线(过孔、内部再分布布线层))的衬底(非导电板状主体)。
在封装件衬底100是PCB的示例中，衬底可由选自酚树脂、环氧树脂和聚酰亚胺的至少一层材料制成。例如，衬底可包括选自FR4、四官能环氧树脂、聚苯醚、环氧/聚苯氧化物、BT(双马来酰亚胺三嗪)、聚酰胺短纤席材(thermount)、氰酸酯、聚酰亚胺和液晶聚合物的至少一层材料。衬底的上表面可覆盖有阻焊剂。
对于导电元件，封装件衬底100可包括引线接合端子110和微凸块端子130。引线接合端子110和微凸块端子130可被布置在封装件衬底100的上表面处。引线接合端子110和微凸块端子130可暴露而不被阻焊剂覆盖。
此外，虽然未示出，但是封装件衬底100可包括其衬底的下表面上的下端子。下端子可为第一焊料球120在其上与其邻接的一部分。
下端子、引线接合端子110和微凸块端子130可由选自由铜、镍、不锈钢和铍铜组成的组的至少一种材料形成。在将Cu箔施加至封装件衬底100的衬底的主体的上表面和下表面之后，可通过图案化的电路布线的阻焊剂暴露下端子、引线接合端子110和微凸块端子130。
对于导电元件，封装件衬底100还可包括电连接至引线接合端子110、微凸块端子130和下端子的内部布线(即，在封装件衬底100的主体内延伸的导电元件)。内部布线可沿着分离的路径分别地电连接引线接合端子110、微凸块端子130和下端子中的对应的端子。
引线接合端子110可通过接合线340电连接至***件300。与微凸块端子130相比，引线接合端子110可被布置在封装件衬底100的上表面的外侧上。这是因为微凸块端子130连接至倒装芯片200，并且引线接合端子110经接合线340连接至***件300。
第一焊料球120可被设置在封装件衬底100的下表面上。第一焊料球120可与下端子接触。第一焊料球120可在向下的方向(也就是第三方向Z)上凸出。第一焊料球120可用于将封装件衬底100电连接至外部电子部件/装置。
与引线接合端子110相比，微凸块端子130可位于封装件衬底100的内侧上。可提供多个微凸块端子130，并且所述多个微凸块端子130可按照规则间隔布置，但是本发明构思不限于此。
微凸块端子130的上表面可与微凸块210接触。微凸块端子130可为封装件衬底100和倒装芯片200彼此电连接的部分。微凸块端子130被布置为彼此邻近，并且可被布置为相对远离引线接合端子110。
倒装芯片200可为作为微处理器的逻辑半导体芯片。例如，倒装芯片200可为中央处理单元(CPU)、控制器、专用集成电路(ASIC)等。
微凸块210可布置在倒装芯片200下方。微凸块210可将倒装芯片200与封装件衬底100电连接和物理连接，并且可将倒装芯片200固定至封装件衬底100的上表面。每个微凸块210可与微凸块端子130耦接。
例如，微凸块210可为微焊料球或焊膏。微凸块210可电连接至倒装芯片200的电路，即，可电连接至倒装芯片200的主体内部的集成电路(IC)。
第一底部填充膜220可包围微凸块210的侧表面。第一底部填充膜220可填充倒装芯片200与封装件衬底100之间的空间。可通过第一底部填充膜220增强倒装芯片200与封装件衬底100之间的接合强度。另外，第一底部填充膜220可抵消诸如倒装芯片200、封装件衬底100和微凸块210的其它构成元件通过外部环境条件而变形的趋势，使得封装件保持良好的物理强度。例如，第一底部填充膜220可占据原本将由杂质和湿气渗透的空间，并且可防止竖直邻近的金属层之间的电迁移。
第一底部填充膜220可包括诸如环氧树脂、二氧化硅填料或助焊剂的底部填充树脂。
虽然未示出，但是第一底部填充膜220中可具有气隙。气隙可为在形成第一底部填充膜220时形成的空隙。
***件300可堆叠在倒装芯片200上。***件300在第一方向X上可比倒装芯片200更长。***件300可在倒装芯片200上居中。结果，***件300的***的下表面可相对于倒装芯片200横向(水平向外)延伸，并且与封装件衬底100均匀间隔开。
***件300可包括硅、玻璃、陶瓷或塑料衬底中的至少一个。然而，本发明构思不限于此。为了简单起见，下面将***件300描述为具有硅衬底。
***件300可包括其衬底的上表面上的第一端子320和第二端子330。第一端子320和第二端子330可连接至***件300的内部布线(内部并且形成穿过***件300的衬底的导电路径的布线)。
第一端子320可通过接合线340电连接至封装件衬底100的引线接合端子110。第一端子320可将封装件衬底100与***件300电连接。
第二端子330可为堆叠在***件300上的另一封装件电连接至本发明构思的封装件的部分。第二端子330可为焊料球布置在其上的导电焊盘，并且电连接至另一封装件。
粘合剂膜310可设置在***件300的下表面上。具体地说，粘合剂膜310可设置在***件300的下表面与倒装芯片200的上表面之间。粘合剂膜310可将***件300与倒装芯片200彼此固定。利用粘合剂膜310，***件300可固定至倒装芯片200的上部。
***件300在第一方向X和第二方向Y上的尺寸可大于倒装芯片200在第一方向X和第二方向Y上的尺寸。也就是说，***件300的表面积或占用面积可大于倒装芯片200的表面积或占用面积。结果，***件300的下表面的一部分不覆盖倒装芯片200的上表面。类似地，因为粘合剂膜310沿着***件300的下表面形成，所以粘合剂膜310的一部分与倒装芯片200的上表面接触，而粘合剂膜310的另一部分不与倒装芯片200的上表面接触。
接合线340可将封装件衬底100的引线接合端子110与***件300的第一端子320连接。接合线340是导电的。接合线340可由选自由金(Au)、银(Ag)、铂(Pt)、铝(Al)、铜(Cu)、钯(Pd)、镍(Ni)、钴(Co)、铬(Cr)和钛(Ti)组成的组的至少一种材料形成，并且可通过引线接合设备设置在封装件中。因此，接合线340是将引线接合端子110与第一端子320电连接的信号传输介质。
模制层400可覆盖封装件衬底100的上表面、第一底部填充膜220的侧表面、倒装芯片200的侧表面、***件300的上表面和侧表面、粘合剂膜310的下表面和侧表面、以及接合线340。
例如，模制层400可由硅基材料、热固性材料、热塑性材料、UV处理材料等形成。另外，模制层400可由诸如树脂的聚合物形成，并且可由例如EMC(环氧模制化合物)形成。
模制层400包括其上表面中的信号孔410和伪孔420。仅针对本说明书，即，考虑本文中描述的根据本发明构思的半导体封装件的各个示例的次序，伪孔420将被称作第一伪孔420。信号孔410形成在模制层400的位于***件300的上表面上方的部分中。信号孔410从模制层400的上表面通向位于***件300的上表面上的第二端子330并且在此处开口。因此，信号孔410可将第二端子330暴露于外部。可提供多个信号孔410，并且所述多个信号孔410中的每一个可具有相同的大小和形状，并且通向第二端子330中的相应的一个并且在此处开口。然而，本发明构思不限于相同大小和形状的信号孔。信号孔410可接纳邻接第二端子330的焊料球，稍后将结合本发明构思的另一示例进行描述。
第一伪孔420也可形成在模制层400的位于***件300的上表面上方的部分中。与信号孔410不同，第一伪孔420不暴露任何端子。此外，“伪孔”可被非导电介质填充或完全占据，并且在这种情况下，可空着或填充有绝缘材料。因此，由于本领域普通技术人员在此背景下将理解术语“伪”，第一伪孔420不界定任何涉及信号传输的路径，即，不被任何在封装件中构成工作电路系统的导体占据。
第一伪孔420可为模制层的上表面中的凹处。在该示例中，第一伪孔420不完全延伸穿过模制层400的位于***件300上方的部分。因此，可防止***件300的上表面被损坏。另外，可设置多个第一伪孔420。所述多个第一伪孔420可被信号孔410包围。
第一伪孔420可防止封装件翘曲或减轻封装件的翘曲。根据本发明构思的示例的半导体封装件将通常包括具有不同热膨胀系数(CTE)的多种材料的元件。结果，每个元件由于温度变化的热膨胀体积可彼此不同。
例如，模制层400和封装件衬底100的热膨胀系数可彼此不同，并且因此其热膨胀体积可彼此不同。例如，以第一方向X为考虑，模制层400可经历第一热膨胀E1，并且封装件衬底100可经历第二热膨胀E2。在这种情况下，作为第一热膨胀E1的结果的模制层400在第一方向X上的尺寸改变可比作为第二热膨胀E2的结果的封装件衬底100在方向X上的尺寸改变大得多。结果，半导体封装件可被扭曲，这种扭曲被称作翘曲。
图2示出了具有由于以上参照图1描述的第一热膨胀E1与第二热膨胀E2之间的差异产生的翘曲W的半导体封装件的示例。在该示例中，封装件的中心部分沿方向(a)向上弯曲，并且外部沿方向(b)向下弯曲。在该示例中，半导体封装件表现出弧形形状的翘曲。当然，翘曲W示例性地仅考虑了模制层400和封装件衬底100。因为除了模制层400和封装件的衬底的材料之外，半导体封装件还包括许多其它材料，所以可发生各种和非常复杂形式的翘曲。
然而，根据本发明构思的具有第一伪孔420的半导体封装件可防止或最小化这种翘曲的发生。形成在模制层400的上部中的第一伪孔420用于沿模制层400经历热膨胀的趋势放松模制层400。具体地说，模制层400在第一伪孔420的区域中不经历热膨胀，因此，可最小化模制层400与其它材料的元件之间的热膨胀程度的差异。
结果，根据本发明构思的半导体封装件将表现出相对低的量的翘曲并表现出耐用性和可靠性的相应提高。
参照图3，信号孔410和第一伪孔420可具有基本相同的大小。具体地说，信号孔410可在第一方向X上具有第一宽度W1。第一伪孔420可在第一方向X上具有第二宽度W2。第一宽度W1可与第二宽度W2相同。这里，术语“基本相同”用于说明制造工艺的固有精度特性导致的微小差异。
另外，信号孔410可具有第一深度d1。第一伪孔420可具有第二深度d2。第一深度d1和第二深度d2可基本相同。换句话说，信号孔410和第一伪孔420可具有基本相同的深度。
由于形成在***件300的上表面上的第二端子330，信号孔410可穿透模制层400的一部分以暴露出第二端子330的上表面。另一方面，与信号孔410深度相同的第一伪孔420将不穿透模制层400的在***件300上方的部分，这是因为第一伪孔420和***件300的上表面彼此间隔开第二端子330的厚度。因此，***件300的上表面可不被第一伪孔420暴露。
参照图4，模制层400的水平区可包括第一区R1和第二区R2。第一区R1可为包围第二区R2的区域。
具体地说，第一区R1可为在其中设置***件300的第二端子330的外区，并且第二区R2可为在其中不设置***件300的第二端子330的中心区。
第二端子330可沿着***件300的外侧布置，以使堆叠在本发明构思的封装件上的上封装件稳定。具体地说，当焊料球形成在第二端子330上并且上封装件堆叠于其上时，上封装件将被稳定地支承，因为焊料球将占据对应于布置第二端子330的大区域的宽广区域。
第二区R2可为在其中布置第一伪孔420的区域。重要的是，第一伪孔420可布置在第二区R2中，因为第二区R2是在其中未设置信号孔410的区域。因为第一伪孔420用于最小化或减小封装件的翘曲，因此第一伪孔420应该形成在不妨碍其它构成元件的功能的区域中，并且第二区R2可为这样的区域。
在图4中，示出了多个双重对齐的信号孔410和九个第一伪孔420的阵列。另外，第一伪孔420可相对于模制层400的上表面(占地区域)的几何中心对称地布置。然而，本发明构思不限于信号孔410和第一伪孔420的这些数量和布置。
第一伪孔420的形状(如平面图中所示)可与信号孔410的形状相同。另外，参照图3和图4，第一伪孔420和信号孔410可具有相同的形状、大小和深度。这可归因于形成第一伪孔420和信号孔410的工艺可相同的事实。因此，制造根据本发明构思的半导体封装件的工艺可极其容易和简单。也就是说，因为可按照与形成信号孔410的工艺相同的工艺形成第一伪孔420，因此形成第一伪孔420的工艺不会给制造工艺造成负担。因此，根据本发明构思的一方面，可抑制半导体封装件的翘曲，而不明显增加制造封装件的成本。
再参照图1，根据该示例的半导体封装件的模制层400在***件300的上表面的水平的上方基本上具有较大厚度。这是因为必须在***件300的上表面的水平的上方的接合线中设置接合线340中的弯曲。因此，模制层400不可仅形成至***件300的上表面的水平并因此暴露***件300的上表面，或者仅在***件300的上表面的水平的上方具有非常小的厚度。
因此，按照上述方式利用模制层400的在***件的上表面的水平的上方的较大厚度(即，通过在其中形成伪孔)是本发明构思提出的封装件翘曲问题的有效且高效的解决方案。此外，可通过形成多个第一伪孔420提高本发明构思的效果，这是因为翘曲不仅涉及模制层的体积还涉及其表面积。
下文中，将参照图5和图6描述根据本发明构思的半导体封装件的另一示例。
图5和图6的半导体封装件与图1、图3和图4的封装件相似，但是还包括保护膜430。
保护膜430可形成在***件300的上表面上。保护膜430可形成在模制层400的第二区R2中。保护膜430可通过第一伪孔420暴露于外部。保护膜430可不占据形成有信号孔410的任何第一区R1。
保护膜430可设置在第一端子320和第二端子330的侧向。例如，第一端子320和第二端子330设置在***件300的上表面的***上，并且保护膜430设置在***件300的上表面的中心部分处。
保护膜430的厚度可与第二端子330的厚度相同。因此，当第一伪孔420也与信号孔410具有相同深度时，第一伪孔420可穿透模制层400的覆盖保护膜430的部分。保护膜430因此可防止在形成第一伪孔420时损坏***件300。保护膜430可为(但不限于)绝缘膜，诸如聚酰亚胺(PI)膜或聚苯乙烯膜。
下文中，将参照图7描述根据本发明构思的半导体封装件的另一示例。
参照图7，该示例的半导体封装件包括比信号孔410更深的伪孔421。仅针对本说明书，将伪孔421称作第二伪孔。
第二伪孔421可完全穿透模制层400的在***件300上的所述部分。因此，可精确和有效地防止半导体封装件翘曲。
也就是说，第二伪孔421在第三方向Z上有效地去除了模制层400的在***件300上的部分，从而最大程度地降低热膨胀程度。结果，可有效抑制整个半导体封装件的翘曲。
图8中示出了根据本发明构思的半导体封装件的信号孔和伪孔布局的另一版本。
参照图8，根据本发明构思的半导体封装件的示例包括形状不同于信号孔410的形状的伪孔422。例如，伪孔422可具有矩形的水平横截面。仅针对本说明书，将伪孔422称作第三伪孔。
在模制层400的整体形状为正方形的情况下，矩形的第三伪孔422可在水平面中均匀地放松模制层。因此，翘曲可被第三伪孔422有效地抑制。
虽然第三伪孔422的水平横截面的形状在图8中示为正方形，但是第三伪孔422的水平横截面可具有其它形状。例如，第三伪孔422的水平正面的形状可三角形或椭圆形。换句话说，不具体限制该伪孔的水平正面的形状，只要其适合于模制层的形状以有效地防止翘曲即可。
图9中示出了根据本发明构思的半导体封装件的伪孔和信号孔的布局的另一版本。
参照图9，半导体封装件包括大小与信号孔410的大小不同的伪孔423。例如，伪孔423可小于信号孔410。仅针对本说明书，将伪孔423称作第四伪孔。
在该示例中，合适数量的第四伪孔423，其每一个大小小于每个信号孔410的大小并且形成在第二区R2中，防止翘曲尤其有效。
在图9的示例中，全部的第四伪孔423示为相同大小，但是它们可具有彼此不同的大小。换句话说，不限制第四伪孔423的大小，但是第四伪孔423的大小与信号孔的大小不同，以有效地防止翘曲。
图10中示出了根据本发明构思的半导体封装件的信号孔和伪孔的另一版本的布局。
参照图10，半导体封装件包括伪孔424，其与信号孔410一起按照行和列布置，但是伪孔的数量不同和/或在行和列中的位置彼此不同。仅针对说明书，将伪孔424称作第五伪孔。
在一些情况下，半导体封装件可倾向于翘曲成不对称的形状，即，可倾向于在各方向上不同程度地扭曲。换句话说，在特定方向上的翘曲可倾向于比在其它方向上的翘曲更厉害。在该示例中，将第五伪孔424布置在设计为减轻翘曲的位置。为此，可在半导体封装件中将更多的第五伪孔424布置在翘曲原本将相对严重的方向上，并且可将更少的第五伪孔424布置在翘曲原本将不太严重的方向上。第五伪孔424可关于模制层400的上表面(占用区域)的几何中心不对称地布置。
图10所示的第五伪孔424的布置图案仅是示例，即，图10的基于本发明构思的半导体封装件不限于图中示出的第五伪孔的布置。
因此，可有效地防止半导体封装件的翘曲。
图11中示出了根据本发明构思的半导体封装件的另一版本的布局。
参照图11，半导体封装件仅包括一个伪孔425。仅针对本说明书，将该伪孔称作第六伪孔。
第六伪孔425可大于每个信号孔410。第六伪孔425可位于第二区R2的中心。然而，本发明构思不限于此。此外，图11所示的第六伪孔425的相对形状和大小仅是示例。
在任何情况下，因为仅形成了一个第六伪孔425，所以根据本发明构思的该示例的制造半导体封装件的工艺可相对简单。因此，制造成本可较低。因此，可容易地以低成本制造半导体封装件并且仍然有效地防止翘曲。
图12中示出了根据本发明构思的半导体封装件的另一版本的信号孔和伪孔的布局。
参照图12，半导体封装件包括相对于模制层400的上表面(占用区域)的几何中心不对称的单个伪孔426。仅针对本说明书，将该伪孔称作第七伪孔。
第七伪孔426的大小可大于信号孔410的大小。第七伪孔426可布置在第二区R2的特定部分中。
因为仅形成了一个第七伪孔426，根据本发明构思的该示例的制造半导体封装件的工艺可相对简单。另外，如上所述，在一些情况下，半导体封装件可倾向于翘曲为不对称的形状，即，可倾向于在各个方向上不同程度地扭曲。在该示例中，第七伪孔426形成为补偿不对称翘曲。
也就是说，第七伪孔426的形状可在半导体封装件的翘曲原本将倾向于相对严重的方向上更明显，并且在翘曲原本将倾向于出现但是不太严重的方向上较不明显。在该示例中，第七伪孔426示出为三角形并且占据区R2的约一半。然而，图12所示的第七伪孔426的形状、位置和大小仅是示例，并且本发明构思不限于此。
在任何情况下，可容易地以低成本制造根据该示例的半导体封装件，并且其可仍然有效地防止翘曲。
图13中示出了根据本发明构思的半导体封装件的另一版本的信号孔和伪孔的布局。
参照图13，根据本发明的一些实施例的半导体封装件包括不同大小的伪孔。仅针对本说明书，将这些伪孔称作第八伪孔。
在该示例中，第八伪孔中的第一个427a可为最大。第八伪孔中的第二个427b和第三个427c可小于伪孔427a。
第八伪孔427a、427b和427c可具有不同的大小，并且一组中等大小的第八伪孔的数量可与另一大小的第八伪孔的数量不同。第八伪孔427a、427b和427c也可相对于模制层400的上表面(占用区域)的几何中心不对称。
然而，图13所示的第八伪孔427a、427b和427c的形状、相对位置、数量和大小仅是示例，即，本发明构思不限于此。
在示出的示例中，在原本半导体封装件的翘曲会相对严重的方向上，较大的第一孔427a偏离模制层400的上表面的几何中心(占用区域)，而原本会发生翘曲但是不太严重的方向上，第二孔427b和/或第三孔427c可偏离模制层400的上表面的几何中心(占用区域)。
结果，根据该示例的半导体封装件可有效地防止翘曲。
将参照图14描述根据本发明构思的半导体封装件的另一示例。
图14所示的半导体封装件包括上封装件20和下封装件10。
上封装件20可堆叠在下封装件10上。可将不同类型的芯片设置在上封装件20和下封装件10中。例如，下封装件10可包括逻辑半导体芯片，并且上封装件20可包括存储器芯片。然而，本发明构思不限于此。
下封装件10包括封装件衬底100、倒装芯片200、微凸块210、第一底部填充膜220、***件300、粘合剂膜310、接合线340和模制层400。下封装件10可类似于以上参照图1至图13描述的任一种半导体封装件。
上封装件20可包括上封装件衬底1100、第二焊料球1120、第一凸块、第一存储器芯片1200、第二底部填充膜1250、第二凸块、第二存储器芯片1300、第三底部填充膜1330和上模制层1400。
第一存储器芯片1200和第二存储器芯片1300可堆叠在上封装件衬底1100上。上封装件衬底1100支承第一存储器芯片1200和第二存储器芯片1300，并且可电连接至第一存储器芯片1200和第二存储器芯片1300。
例如，上封装件衬底1100可为印刷电路板(PCB)或者陶瓷衬底。然而，本发明构思不限于此。
下封装件衬底端子1110可被设置在上封装件衬底1100的下表面处。下封装件衬底端子1110与第二焊料球1120接触并且可电连接至下封装件10。
下封装件衬底端子1110可由选自由铜、镍、不锈钢和铍铜组成的组的至少一种材料形成。
第二焊料球1120可形成在下封装件10的信号孔410中。第二焊料球1120可与第二端子330接触。第二焊料球1120可突出至信号孔410延伸穿过的模制层400的上表面的水平的上方。
第二焊料球1120可构成使得下封装件10和上封装件20彼此电连接的导电路径。
上封装件衬底1100可包括连接至下封装件衬底端子1110的第一TSV(硅通孔)1130。第一TSV 1130可延伸穿过上封装件衬底1100。第一TSV 1130可最快速地传输信号。
可由芯插塞和阻挡金属的双膜形成第一TSV 1130。芯插塞可包括Cu或W。例如，芯插塞可由(但不限于)Cu、CuSn、CuMg、CuNi、CuZn、CuPd、CuAu、CuRe、CuW、W或W合金制成。
此外，芯插塞可包括Al、Au、Be、Bi、Co、Cu、Hf、In、Mn、Mo、Ni、Pb、Pd、Pt、Rh、Re、Ru、Ta、Te、Ti、W、Zn和Zr中的一个或多个，并且可包括一个或两个或更多个堆叠结构。
阻挡金属可包括选自W、WN、WC、Ti、TiN、Ta、TaN、Ru、Co、Mn、WN、Ni和NiB中的至少一种材料，并且可由单层或多层构成。
芯插塞和阻挡金属可通过PVD(物理气相沉积)工艺或者CVD(化学气相沉积)工艺形成，但是本发明构思不限于此。间隔件绝缘层(未示出)可介于第一TSV 1130与上封装件衬底1100之间。间隔件绝缘层可防止上封装件衬底1100中的半导体元件与第一TSV 1130之间的直接接触。间隔件绝缘层可由氧化膜、氮化膜、碳化膜、聚合物或它们的组合构成。在一些实施例中，可使用CVD工艺来形成间隔件绝缘层。可由通过低压CVD(亚大气压CVD)工艺形成的基于O3/TEOS(臭氧/正硅酸乙酯)的HARP(高深宽比工艺)氧化膜来形成间隔件绝缘层。
上封装件衬底端子1140可形成在上封装件衬底1100的上表面处。上封装件衬底端子1140可通过第一TSV 1130连接至下封装件衬底端子1110。
第一连接部分1220可形成在上封装件衬底端子1140上。第一连接部分1220可为锡(Sn)和银(Ag)的合金，并且如有必要，可添加铜(Cu)、钯(Pd)、铋(Bi)、锑(Sb)等。此外，第一连接部分1220可为焊料球或凸块，并且还可根据需要包括由诸如铜、镍和金的金属制成的柱层。
第一连接部分1220可将上封装件衬底端子1140与第一下存储器芯片端子1210电连接。
第一存储器芯片1200可堆叠在第一连接部分1220上。第一存储器芯片1200可通过第一连接部分1220电连接至上封装件衬底1100。例如，第一存储器芯片1200可为存储器半导体芯片。第一存储器芯片1200可为诸如DRAM(动态随机存取存储器)或SRAM(静态随机存取存储器)的易失性存储器半导体芯片，或者可为诸如PRAM(相变随机存取存储器)、MRAM(磁阻式随机存取存储器)、FeRAM(铁电随机存取存储器)或RRAM(电阻式随机存取存储器)的非易失性存储器半导体芯片。然而，本发明构思不限于此。
第一存储器芯片1200可包括第一下存储器芯片端子1210、第二TSV 1230和第一上存储器芯片端子1240。
第一下存储器芯片端子1210可形成在第一存储器芯片1200的下表面处。第一下存储器芯片端子1210可与第一连接部分1220接触。第一存储器芯片1200可经第一下存储器芯片端子1210、第一连接部分1220和上封装件衬底端子1140电连接至上封装件衬底1100。
第二TSV 1230可形成为穿过第一存储器芯片1200。因为第二TSV 1230在第三方向Z上延伸，所以其可最快速地传输信号。
形成第二TSV 1230的材料和结构可与第一TSV 1130的材料和结构相同。也就是说，第二TSV 1230可像第一TSV 1130那样包括芯插塞和阻挡金属。形成第二TSV 1230的工艺可与用于形成第一TSV1130的工艺相同。这里，“相同”意味着在不同时间点执行的相同的方法。
第一上存储器芯片端子1240可形成在第一存储器芯片1200的上表面上。第一上存储器芯片端子1240可与第二连接部分1320接触。第一存储器芯片1200可通过第一上存储器芯片端子1240、第二连接单元1320和第二下存储器芯片端子1310电连接至第二存储器芯片1300。
第二连接部分1320可形成在第一上存储器芯片端子1240处。像第一连接部分1220那样，第二连接部分1320可为锡(Sn)和银(Ag)的合金，并且如有必要，可添加铜(Cu)、钯(Pd)、铋(Bi)、锑(Sb)等。此外，第二连接部分1320可为焊料球或凸块，并且还可根据需要包括由诸如铜、镍和金的金属制成的柱层。
第二连接部分1320可将第一上存储器芯片端子1240与第二下存储器芯片端子1310电连接。
第二存储器芯片1300可堆叠在第二连接部分1320上。第二存储器芯片1300可经第二连接部分1320电连接至第一存储器芯片1200。
第二存储器芯片1300可为与第一存储器芯片1200类型相同的存储器芯片。或者，第二存储器芯片1300可为与第一存储器芯片1200类型不同的存储器芯片。
例如，第二存储器芯片1300可为诸如DRAM或SRAM的易失性存储器半导体芯片，或为诸如PRAM、MRAM、FeRAM或RRAM的非易失性存储器半导体芯片。然而，本发明构思不限于此。
第二下存储器芯片端子1310可形成在第二存储器芯片1300的下表面处。第二下存储器芯片端子1310可与第二连接部分1320接触。第二存储器芯片1300可经第二下存储器芯片端子1310、第二连接部分1320和第一上存储器芯片端子1240电连接至第一存储器芯片1200。
第二底部填充膜1250可填充上封装件衬底1100与第一存储器芯片1200之间的空间。这样，第二底部填充膜1250可用于加强上封装件衬底1100到第一存储器芯片1200的耦接或者可用于防止变形。另外，还可防止杂质或湿汽侵入。
第二底部填充膜1250可从第一存储器芯片1200与上封装件衬底1100之间的空间突出至第一存储器芯片1200的侧表面的外部。此外，第二底部填充膜1250可整体地连接至稍后将描述的第三底部填充膜1330。然而，本发明不限于这些特定情况。
这里，表达“整体地连接”可意指第二底部填充膜1250和第三底部填充膜1330是连续的，没有边界或界面。
第三底部填充膜1330可填充第一存储器芯片1200与第二存储器芯片1300之间的空间。第三底部填充膜1330可从第一存储器芯片1200与第二存储器芯片1300之间的空间突出至第一存储器芯片1200和第二存储器芯片1300的侧表面的外部。此外，第三底部填充膜1330可整体地连接至第二底部填充膜1250。然而，本发明构思不限于此。
上模制层1400可覆盖上封装件衬底1100、第一存储器芯片、第二存储器芯片、第二底部填充部分和第三底部填充膜1330。
例如，上模制层1400可由硅基材料、热固性材料、热塑性材料、UV处理材料等形成。此外，模制层400可由诸如树脂的聚合物形成，并且可由例如EMC形成。
图14示出的上封装件20具有堆叠的两个存储器芯片，但是本发明构思不限于此。也就是说，根据本发明构思的半导体封装件可包括堆叠了三个或更多个存储器芯片的上封装件。可替换地，上封装件20可仅具有存储器芯片而没有上封装件衬底1100。
在根据这些示例的半导体封装件中，因为下封装件10包括伪孔，所以可防止发生翘曲。因此，提高了下封装件10的可靠性和耐用性，并且可提高半导体封装件的操作性能。
下文中，将参照图15描述根据本发明构思的半导体封装件的另一示例。
图15的示例的半导体封装件包括上封装件20与下封装件10之间的第四底部填充膜1500。
第四底部填充膜1500可包围第二焊料球1120的侧表面。第四底部填充膜1500可填充上封装件20与下封装件10之间的空间。第四底部填充膜1500可包括诸如环氧树脂、二氧化硅填料或助焊剂的底部填充树脂。
在根据该示例的半导体封装件中，因为上封装件20与下封装件10之间的耦接是刚性的，并且通过由第四底部填充膜1500耦接到下封装件10的上封装件20抵抗下封装件10的翘曲，所以可提供具有高可靠性和耐用性的半导体封装件。
下文中，将参照图16描述根据本发明构思的半导体封装件的另一示例。
根据图16的示例的半导体封装件包括气隙1510。
气隙1510可位于第四底部填充膜1500的内部。气隙1510可形成在上封装件20与下封装件10之间。
在根据该示例的半导体封装件中，气隙1510减轻原本通过第四底部填充膜1500的热膨胀在封装件中导致的翘曲。因此，半导体封装件具有提高的耐用性。
最终，虽然已经参照本发明构思的各个示例具体示出和描述了本发明构思，但是本领域普通技术人员应该理解，在不脱离由权利要求限定的本发明构思的精神和范围的情况下，可在其中作出各种形式和细节上的改变。因此，应该理解，上述示例是示出性而非限制性的，参考所附权利要求而不是前述说明书来指示本发明的真实精神和范围。