阅读说明：本技术 对接接触结构 (Butt contact structure ) 是由 徐永昌 潘昇良 于 2019-07-10 设计创作，主要内容包括：提供一种对接接触结构。在一实施例中,结构包含位于基底上的第一晶体管,第一晶体管包含第一源极或漏极区域、第一栅极、以及设置于第一栅极和第一源极或漏极区域之间的第一栅极间隔物。此结构包含位于基底上的第二晶体管,第二晶体管包含第二源极或漏极区域、第二栅极、以及设置于第二栅极和第二源极或漏极区域之间的第二栅极间隔物。此结构包含对接接触件,设置于第一源极或漏极区域上方并从第一源极或漏极区域延伸至第一栅极或第二栅极的至少之一,第一栅极间隔物的一部分延伸一距离至对接接触件中以隔开对接接触件的第一底表面与对接接触件的第二底表面。(A mating contact structure is provided. In one embodiment, a structure includes a first transistor on a substrate, the first transistor including a first source or drain region, a first gate, and a first gate spacer disposed between the first gate and the first source or drain region. The structure includes a second transistor on the substrate, the second transistor including a second source or drain region, a second gate, and a second gate spacer disposed between the second gate and the second source or drain region. The structure includes a mating contact disposed over and extending from the first source or drain region to at least one of the first gate or the second gate, a portion of the first gate spacer extending a distance into the mating contact to space a first bottom surface of the mating contact from a second bottom surface of the mating contact.)

对接接触结构

技术领域

本发明实施例涉及半导体结构及其制造方法，且特别涉及对接接触结构及其制造方法。

背景技术

接触件(contact)通常是形成于集成电路中的垂直金属内连接结构，其将半导体装置的各种元件(例如主动区域和栅极电极)与内连线金属层连接。形成于半导体基底中的各个半导体装置通过接触件而与彼此电耦合，以形成功能性集成电路。随着半导体工业已发展到纳米技术制程节点，例如5纳米节点，为追求更高的装置密度而产生了新的挑战。因此，需要改良的接触结构和方法。

发明内容

根据本发明的一实施例，提供一种对接接触结构，包含：第一晶体管，位于基底上，第一晶体管包含第一源极或漏极区域、第一栅极、以及设置于第一栅极和第一源极或漏极区域之间的第一栅极间隔物；第二晶体管，位于基底上，第二晶体管包含第二源极或漏极区域、第二栅极、以及设置于第二栅极和第二源极或漏极区域之间的第二栅极间隔物；以及对接接触件，设置于第一源极或漏极区域上方并从第一源极或漏极区域延伸至第一栅极或第二栅极的至少之一，第一栅极间隔物的一部分延伸一距离至对接接触件中以隔开对接接触件的第一底表面与对接接触件的第二底表面。

根据本发明的另一实施例，提供一种对接接触结构，包含：第一晶体管，位于基底上，第一晶体管包含源极或漏极区域；导电部件，接触源极或漏极区域；第二晶体管的栅极结构的栅极电极，位于基底上；对接接触件，包含(i)第一表面，接触栅极电极，(ii)第二表面，接触导电部件，(iii)第三表面，以第一角度从第一表面延伸，以及(iv)第四表面，以第二角度从第二表面延伸，第三表面以第三角度与第四表面相交；以及栅极间隔物，设置于源极或漏极区域和栅极结构之间，栅极间隔物的一部分横向设置于第三表面和第四表面之间。

又根据本发明的一实施例，提供一种半导体的制造方法，包含：形成源极或漏极区域于基底上、形成栅极于基底上、以及形成栅极间隔物于栅极的一侧上，其中源极或漏极区域具有导电部件形成于其上，栅极具有第一介电层形成于其上，且栅极间隔物横向设置于栅极和源极或漏极区域之间；沉积第二介电层于导电部件、第一介电层和栅极间隔物之上，其中第二介电层与第一介电层不同；沉积第一遮罩层于第二介电层之上；沉积第二遮罩层于第一遮罩层之上；蚀刻第一接触开口穿过第二遮罩层、第一遮罩层、第二介电层和第一介电层以露出栅极，蚀刻第一接触开口包含使用第一蚀刻配方以蚀刻第二遮罩层、使用第二蚀刻配方以蚀刻第一遮罩层、使用第三蚀刻配方以蚀刻第二介电层、以及使用第四蚀刻配方以蚀刻第一介电层，其中第一、第二、第三和第四蚀刻配方彼此不同；蚀刻第二接触开口穿过第二遮罩层、第一遮罩层和第二介电层以露出导电部件，蚀刻第二接触开口包含使用第一蚀刻配方以蚀刻第二遮罩层、使用第二蚀刻配方以蚀刻第一遮罩层、使用第三蚀刻配方以蚀刻第二介电层，第一接触开口和第二接触开口在栅极间隔物处连接，且第一蚀刻配方和第二蚀刻配方将栅极间隔物的一部分塑形成渐缩轮廓；以及以导电材料填充第一接触开口和第二接触开口。

附图说明

通过以下的详细描述配合附图，可以更加理解本发明实施例的内容。需强调的是，根据产业上的标准惯例，许多部件(feature)并未按照比例绘制。事实上，为了能清楚地讨论，各种部件的尺寸可能被任意地增加或减少。

图1A根据一些实施例描示出意电路图。

图1B对应图1A所示的电路图的一部分描绘集成电路布局的俯视示意图。

图2根据一些实施例描绘可用于形成图1A所示的电路图的一部分的半导体装置。

图3至图16、图17A和图17B是根据一些实施例示出对应于各制造阶段的半导体装置的一部分的剖面示意图。

图18根据一些实施例描绘图17A的剖面示意图的一部分以进一步示出额外的细节。

其中，附图标记说明如下：

100～静态随机存取存储器单元

101、106、121、152、153～栅极

104、115、292～源极/漏极区域

110、120～传输栅晶体管

112、116、114、118～晶体管

140～第一反相器

142～第二反相器

150～集成电路布局

154、155～主动区域

156、157～漏极区域

158、159～对接接触件

158A、158B、159A、159B、277、291～图案

160、162～接触件

160A、162A～接触件图案

201～第一晶体管区域

203～第二晶体管区域

214～硅化物区

215、223、1702、1704～底部

220～界面介电质

222～栅极介电层

224～共形层

225、1814、1816～侧壁

226～栅极导电填充材料

227～导电填充物

228a、228b～取代栅极结构

229、234、236、1801～顶表面

231～第一自对准接触件

233～第二自对准接触件

235、237～硬遮罩层

238～对接接触开口

239、261～三层(遮罩)结构

240～半导体装置

241、263～底层

243、265～中间层

245、267～顶层

246～导电材料

247～第一开口

248～凹槽

249～第一光罩

250～保护衬层

251～栅极结构

253～沟槽

255～第一图案

257～幅射束

259～第一接触开口

269～第二光罩

270～基底

271～第二图案

273～第二开口

274～鳍片

275、289～插图

278～隔离区域

279a、279b、279c、279d、293a、293b、293c、293d～部件

280～界面介电质

281～第二接触开口

282～虚设栅极

284～遮罩

286～栅极间隔物

286’～渐缩顶部

297～第一层间介电质

1800～对接接触结构

1802～左V形部分

1804～右V形部分

1818～第一侧壁

1820～第二侧壁

A、B、E、F、G～角度

A-A～剖面

BL～位元线

BLB～互补位元线

D1、D2、D3、D4、D5、D6～尺寸

WL～字线

具体实施方式

以下内容提供了许多不同的实施例或范例，用于实施本发明实施例的不同部件。组件和配置的具体范例描述如下，以简化本发明实施例。当然，这些仅仅是范例，并非用以限定本发明实施例。举例来说，叙述中若提及第一部件形成于第二部件上或上方，可能包含形成第一和第二部件直接接触的实施例，也可能包含额外的部件形成于第一和第二部件之间，使得第一和第二部件不直接接触的实施例。此外，本发明实施例在不同范例中可重复使用参考数字及/或字母，此重复是为了简化和清楚的目的，并非代表所讨论的不同实施例及/或组态之间有特定的关系。

此外，其中可能用到与空间相对用语，例如“在……之下”、“在……下方”、“下方的”、“在……上方”、“上方的”及类似的用词，这些空间相对用语是为了便于描述如图所示的一个(些)元件或部件与另一个(些)元件或部件之间的关系。这些空间相对用语包含使用中或步骤中的装置的不同方位，以及附图中所描述的方位。当装置被转向不同方位时(旋转90度或其他方位)，则其中所使用的空间相对形容词也将依转向后的方位来解释。

以下描述的各种实施例提供了用于形成共用接触结构的方法，共用接触结构使得晶体管的源极或漏极区域能够连接到基底上的相同或另一个晶体管的栅极，而无需使用水平金属内连线层。渐缩的(tapered)栅极间隔物横向设置在源极或漏极区域与栅极之间。渐缩的栅极间隔物在共用接触结构内部的倾斜(angled)侧壁之间延伸一距离至共用接触结构的底部中。渐缩的栅极间隔物和倾斜的侧壁可以确保良好的金属填充能力，使得随后沉积的金属填充物没有空隙或接缝(seams)。可通过使用两个单独光罩的双重图案化制程来形成共用接触结构，每一个光罩具有对应于共用接触结构的图案的一部分。

以上广泛地概述了本发明实施例的一些面向。本发明实施例的概念预期可用于平面晶体管装置或用于三维晶体管装置，例如本发明实施例描述的半导体装置240。可以达到此处所述方面的一些范例装置，包含鳍式场效晶体管(fin field effect transistors；FinFET)、水平环绕式栅极(Horizontal Gate All Around；HGAA)场效晶体管、垂直环绕式栅极(Vertical Gate All Around；VGAA)场效晶体管、纳米线通道场效晶体管、应变半导体装置、绝缘体上覆硅(silicon-on-insulator；SOI)装置或可受益于本发明实施例各面向的其他装置。

图1A根据一些实施例示出6T(6晶体管)静态随机存取存储器(static randomaccess memory；SRAM)单元100的例示性电路图的范例。6T静态随机存取存储器单元100包含与第二反相器142交叉耦合的第一反相器140。第一反相器140包含上拉(pull-up)晶体管112和下拉(pull-down)晶体管114。第二反相器142包含上拉晶体管116和下拉晶体管118。静态随机存取存储器单元100还包含传输栅晶体管(pass gate transistors)110、120。传输栅晶体管110、120的栅极(例如栅极101)与字线WL耦合并由其控制，且传输栅晶体管110、120的源极/漏极分别与位元线BL和互补位元线BLB耦合。

可将共用接触件(shared contacts)或所谓的对接接触件(butted contact)用于图1A所示电路图中的各种连接上。举例来说，上拉晶体管112的源极/漏极区域104与上拉和下拉晶体管116和118的栅极106之间的连接，以及上拉晶体管116的源极/漏极区域115与上拉和下拉晶体管112和114的栅极121之间的连接。其他连接可由对接接触件形成。

图1B对应图1A所示的静态随机存取存储器单元100的一部分示出集成电路(integrated circuit；IC)布局150的俯视示意图。集成电路布局150包含两个上拉晶体管112和116。为了清楚起见，上拉晶体管112由具有虚线的部件表示，而上拉晶体管116则由具有实线的部件表示。上拉晶体管112包含形成于主动区域154的一部分之上的栅极152，而上拉晶体管116包含形成于主动区域155的一部分之上的栅极153。栅极152和153可包含含金属的物质，如下所述。每个上拉晶体管(112、116)包含分别位于主动区域154和155内的漏极区域156、157。对接接触件158、159可以沿着一长度从第一端延伸到第二端。举例来说，对接接触件158的第一端可以接触栅极152，栅极152对应于第一反相器(例如图1A的第一反相器140)内的上拉晶体管112。对接接触件158的第二端接触漏极区域157，漏极区域157对应于第二反相器(例如图1A的第二反相器142)内的上拉晶体管116。因此，对接接触件将一个反相器内的晶体管的栅极连接到交叉耦合(cross-coupled)的反相器内的晶体管的源极/漏极，如静态随机存取存储器单元100所示。集成电路布局150也包含接触件160和162。接触件160和162可以是半导体装置240中期望的任何合适的内连接或接触部件。举例来说，接触件160和162可分别设置于主动区域154、155上，且可被配置以分别提供电压Vcc给上拉晶体管112和116的源极端子(terminals)。

可预期的是，图1B描绘的晶体管和接触部件是出于说明性目的而不应被视为限制。晶体管和接触部件的配置及/或数量可以根据应用而变化。共用或对接接触件的其他应用包含其他存储器应用、功率装置以及任何其他半导体，其相邻元件可以在晶体管级(level)电性连接。举例而言，虽然本发明实施例讨论了栅极到漏极的对接接触件，但是也可以想到其他对接接触件，例如相邻晶体管的源极到漏极、相邻晶体管的栅极到源极、源极到主体(body)、漏极到主体、以及其他对接接触件。

一些实施例使用了多重图案化技术来形成对接接触件，例如双重图案化制程。举例而言，对应于对接接触件的矩形图案(例如图1B的对接接触件158)可以被分离(split)或分成两个方形图案158A和158B。接着，在连续的微影和蚀刻步骤中使用两个单独的光罩重新组合两个方形图案158A、158B以形成矩形对接接触件158，其将被转移至装置的膜层中。因为通过两个单独的微影制程将方形图案158A和158B转移至装置的膜层中，所以可以获得适当的临界尺寸均匀性。通过将布局分成两个不同的光罩，可以缩小组合图案中的最小行间距(line spacing)，同时维持良好的分辨率(resolution)。在一些实施例中，每一个光罩也可以包含将要转移至基底的标称(nominal)接触件的图案，以确保涉及最少数量的光罩。举例而言，第一光罩可包含对接接触件158的方形图案158A、对接接触件159的方形图案159A、以及将形成于主动区域155上的接触件图案162A，而第二光罩可包含对接接触件158的方形图案158B、对接接触件159的方形图案159B、以及将形成于主动区域154上形成的接触件图案160A。以下将更详细讨论形成对接接触件的各种实施例。

图2示出可用于形成图1A的静态随机存取存储器单元100的一部分的半导体装置240，例如对接接触件，其提供晶体管116和118的栅极106与晶体管112的漏极104之间的连接，或是晶体管112、114的栅极121与晶体管116的漏极115之间的连接。半导体装置240具有形成于半导体基底270上的鳍片274。半导体基底270可以是或可以包含块状半导体基底、绝缘体上覆半导体(semiconductor-on-insulator；SOI)基底或类似的基底，其可以是经掺杂(例如具有p型或n型掺杂物)或未经掺杂的。在一些实施例中，半导体基底270的半导体材料可包含元素半导体，元素半导体包含硅(Si)或锗(Ge)；化合物半导体；合金半导体；或前述的组合。鳍片274提供静态随机存取存储器单元100的一或多个晶体管的主动区域。鳍片274的制造可通过在半导体基底270上进行的合适制程，包含遮蔽(masking)、微影及/或蚀刻制程，以在基底270中形成沟槽253，留下从基底270向上延伸的鳍片274。然后，可以使用例如氧化物(例如氧化硅)、氮化物、类似的材料或前述的组合的绝缘材料来填充沟槽253。可以凹蚀绝缘材料以形成隔离区域278，例如通过使用合适的蚀刻制程。凹蚀绝缘材料使得鳍片274在相邻的隔离区域278之间突出，并突出于相邻的隔离区域278上方。

半导体装置240具有形成于鳍片274的顶表面之上的栅极结构251。如此处所述，栅极结构251是取代栅极制程(replacement gate process)中的虚设栅极堆叠，但其他范例考虑实施栅极先制(gate-first)制程。栅极结构251位于鳍片274之上且垂直于鳍片274延伸。每一个栅极结构251包含界面介电质280、界面介电质280之上的虚设栅极282、以及虚设栅极282之上的遮罩284，如图2所示。可按序形成用于栅极结构251的界面介电质280、虚设栅极282和遮罩284的各个膜层，然后将这些膜层图案化为栅极结构251。举例而言，界面介电质280可包含或可以是氧化硅、氮化硅、类似的材料或前述的多层结构。虚设栅极282可包含或可以是硅(例如多晶硅)或其他的材料。遮罩284可包含或可以是氮化硅、氮氧化硅、碳氮化硅、类似的材料或前述的组合。可通过任何合适的沉积技术形成或沉积这些膜层。然后，可使用例如微影和一或多个蚀刻制程来图案化用于界面介电质280、虚设栅极282和遮罩284的膜层，以形成用于每一个栅极结构251的界面介电质280、虚设栅极282和遮罩284。

半导体装置240也包含相对于栅极结构251设置在鳍片274相对区域中的源极/漏极区域292。源极/漏极区域292和栅极结构251之一(或随后形成的相应取代栅极结构)至少定义第一晶体管区域201中的第一晶体管。本发明实施例所述的表述“源极/漏极”用于表示晶体管(例如第一晶体管区域201中的第一晶体管)的源极或漏极区域。第一晶体管区域201中的第一晶体管可例如为上拉晶体管，例如图1B的上拉晶体管112。其他栅极结构251(或随后形成的相应取代栅极结构)是第二晶体管区域203中的第二晶体管的一部分，且第二晶体管可例如为上拉晶体管，例如图1B的上拉晶体管116。图2更示出在后续附图中所使用的参考剖面。剖面A-A位于一平面，此平面沿着例如相对的源极/漏极区域292之间的鳍片274中的通道。为了清楚起见，后续附图参照此参考剖面。

图3示出沿着栅极结构251的侧壁(例如界面介电质280、虚设栅极282和遮罩284的侧壁)以及鳍片274之上形成栅极间隔物286。举例而言，栅极间隔物286的形成可通过共形沉积用于栅极间隔物286的一或多个膜层，并通过非等向性(anisotropically)蚀刻所述一或多个膜层。用于栅极间隔物286的一或多个膜层的材料可不同于用于栅极结构251的材料。在一些实施例中，栅极间隔物286可包含或可以是介电材料，例如碳氧化硅、氮化硅、氮氧化硅、碳氮化硅、类似的材料、前述的多层结构或前述的组合，且可通过任何合适的沉积技术来沉积所述栅极间隔物286。然后，进行非等向性蚀刻制程以移除部分的间隔层以形成栅极间隔物286。

图4示出在鳍片274中的凹槽中形成外延源极/漏极区域292。凹槽形成于栅极结构251相对两侧上的鳍片274中。可通过蚀刻制程进行凹蚀。蚀刻制程可以是等向性的(isotropic)或非等向性的，或者进一步地，可对基底270的一或多个晶面(crystallineplanes)具有选择性。因此，凹槽可根据所施行的蚀刻制程而具有各种剖面轮廓。

外延源极/漏极区域292在凹槽中外延生长。可以根据晶体管的导电类型选择外延源极/漏极区域292的材料，使其包含或为硅锗、碳化硅、硅磷、硅碳磷、锗、第III-V族化合物半导体、第II-VI族化合物半导体或类似的材料。外延源极/漏极区域292可以相对于鳍片274升高并且可以具有刻面(facets)，所述刻面可对应于半导体基底270的晶面和鳍片274相对于基底的晶面的方位。在一些范例中，外延源极/漏极区域292也可以是经掺杂的，例如通过外延生长期间的原位(in situ)掺杂及/或在外延生长之后将掺杂物植入外延源极/漏极区域292中。

图5示出第一层间介电质(interlayer dielectric；ILD)297的形成及其随后的平坦化。使用任何合适的沉积技术在源极/漏极区域292露出的表面、栅极间隔物286的侧壁和顶表面、遮罩284的顶表面、以及隔离区域278的顶表面之上形成第一层间介电质297。可选择性的(optional)接触蚀刻停止层(contact etch stop layer；CESL)(未示出)可沉积于第一层间介电质297与源极/漏极(又称为源极/漏极区域)292的表面和栅极间隔物286的侧壁之间。第一层间介电质297可包含或可以是四乙氧基硅烷(tetraethylorthosilicate；TEOS)氧化物、二氧化硅、低介电常数(low-k)介电材料(例如介电常数低于二氧化硅的介电常数的材料)或类似的材料。接触蚀刻停止层可包含或可以是氮化硅、碳氮化硅、氮化碳、类似的材料或前述的组合。接着，例如化学机械平坦化(chemical mechanicalplanarization；CMP)的平坦化制程可移除第一层间介电质297，直到露出虚设栅极282的顶表面为止，此制程也可移除遮罩284。

图6示出移除剩余的栅极结构251和形成取代栅极结构228a、228b。使用一或多道蚀刻制程移除栅极结构251。在移除栅极结构251之后，凹槽形成于移除掉栅极堆叠的栅极间隔物286之间，并且通过凹槽露出鳍片274的通道区域。接着，在移除栅极结构251的凹槽中形成取代栅极结构228a、228b。每一个取代栅极结构228a、228b可包含界面介电质220、栅极介电层222、一或多个可选择性的共形层224以及栅极导电填充材料226。取代栅极结构228a、228b的厚度可介于约8纳米至约25纳米，例如约12纳米至约20纳米。

界面介电质220沿着通道区域形成于鳍片274的顶表面上。界面介电质220可以是通过鳍片274的热氧化或化学氧化所形成的氧化物(例如氧化硅)。

栅极介电层222可共形地沉积于移除掉栅极堆叠所产生的凹槽中(例如在界面介电质220上和栅极间隔物286的侧壁上)以及第一层间介电质297和栅极间隔物286的顶表面上。栅极介电层222可以是或可以包含氧化硅、氮化硅、高介电常数(high-k)介电材料、前述的多层结构或其他介电材料。高介电常数介电材料可具有大于约7.0的介电常数值，并且可包含铪(Hf)、铝(Al)、锆(Zr)、镧(La)、镁(Mg)、钡(Ba)、钛(Ti)、铅(Pb)的金属氧化物或金属硅酸盐、前述的多层结构或前述的组合。

可在栅极介电层222上共形地沉积一或多个可选择性的共形层224。所述一或多个可选择性的共形层224可包含一或多个阻障层及/或盖层以及一或多个功函数调整层(work-function tuning layers)。所述一或多个阻障层及/或盖层可包含氮化钽、氮化钛、类似的材料或前述的组合。所述一或多个功函数调整层可包含或可以是铝碳化钛、铝钛氧化物、铝钛氮化物、类似的材料或前述的组合。可选择用于一或多个功函数调整层、阻障层及/或盖层的材料以达到晶体管想要的阈值电压(threshold voltage，Vt)，此晶体管可以是p型场效晶体管(pFET)或n型场效晶体管(nFET)。栅极导电填充材料226形成于一或多个共形层224(如果实施的话)及/或栅极介电层222之上。栅极导电填充材料226可填充因移除栅极堆叠而留下的的凹槽。栅极导电填充材料226可以是或可以包含含金属的材料，例如钨、钴、铝、钌、铜、前述的多层结构、前述的组合或类似的材料。

例如化学机械平坦化的平坦化制程可移除用于栅极导电填充材料226的膜层、一或多个共形层224和栅极介电层222位于第一层间介电质297和栅极间隔物286的顶表面上方的部分。因此，可形成如图6所示的包含栅极导电填充材料226、一或多个共形层224、栅极介电层222、以及界面介电质220的取代栅极结构228a、228b。

图7示出在每一个取代栅极结构228a、228b上形成第一自对准接触件(self-aligned contact；SAC)231以及对外延源极/漏极区域292形成导电部件。在形成取代栅极结构228a、228b之后，使用一或多个蚀刻制程移除取代栅极结构228a、228b的各个部分，例如栅极介电层222、一或多个共形层224和栅极导电填充材料226的顶部。在移除取代栅极结构228a、228b的顶部之后，凹槽形成于栅极间隔物286之间。接着，在移除掉栅极介电层222、一或多个共形层224和栅极导电填充材料226的顶部的凹槽中形成各个第一自对准接触件231。在后续开口的形成期间，第一自对准接触件231保护取代栅极结构228a、228b，此开口被配置以分别容纳(accommodate)后续用于电性连接源极/漏极区域292的对接接触件。第一自对准接触件231可包含或可以是绝缘材料，例如氧化硅、氮化硅、氮氧化硅、碳氮氧化硅、碳氮化硅、任何合适的介电材料或前述的任何组合。在一些实施例中，第一自对准接触件231是碳氮氧化硅。可通过化学气相沉积(chemical vapor deposition；CVD)、物理气相沉积(physical vapor deposition；PVD)、原子层沉积(atomic layer deposition；ALD)、任何合适的沉积技术或前述的组合、以及随后的平坦化(例如化学机械平坦化)来形成第一自对准接触件231。

在形成第一自对准接触件231之后，穿过第一层间介电质297形成源极/漏极接触开口至源极/漏极区域292，以露出至少部分的源极/漏极区域292。接着，在源极/漏极接触开口中形成导电部件。导电部件可包含形成于源极/漏极区域292上的硅化物区214和形成于硅化物区214之上的导电材料246。可利用开口将第一层间介电质297图案化，举例来说，使用微影和一或多个蚀刻制程，例如干式蚀刻或任何合适的非等向性蚀刻制程。虽然未示出，但每一个导电材料246可包含例如共形沉积于源极/漏极接触开口中和第一层间介电质297之上的粘着层、共形沉积于粘着层上的阻障层、以及沉积于阻障层上的导电填充材料。可通过使源极/漏极区域292的上部与粘着层热反应来形成硅化物区214，此粘着层可以是钛、钽或类似的材料。阻障层可以是或可以包含氮化钛、氧化钛、氮化钽、氧化钽、任何合适的过渡金属氮化物或氧化物、类似的材料或前述的任何组合。导电填充材料可以是或可以包含钴、钨、铜、钌、铝、金、银、前述的合金、类似的材料或前述的组合。在沉积导电填充材料之后，可通过使用平坦化制程(例如化学机械平坦化)移除多余的导电填充材料、阻障层和粘着层。因此，导电材料246和第一层间介电质297的顶表面可以共平面。

图8示出回蚀刻导电材料246，借此形成凹槽248。回蚀刻可包含使用一或多种对导电材料246具有选择性的蚀刻制程。凹槽248的形成使得导电材料246的顶表面低于第一层间介电质297、第一自对准接触件231和栅极间隔物286的顶表面。

图9示出保护衬层250的形成。在形成凹槽248之后，共形地沉积保护衬层250于凹槽248中(例如在第一层间介电质297和导电材料246的露出表面上)和第一层间介电质297、第一自对准接触件231和栅极间隔物286的顶表面上。保护衬层250可以在接触开口的蚀刻期间防止其下方的装置部件被损坏。在一些实施例中，保护衬层250可由具有相对高(与栅极间隔物286相比)的蚀刻选择性的材料形成。举例来说，保护衬层250可以是介电质，其可包含或可以是氧化铝(AlO_x)、氮氧化铝(AlON)、氮化铝(AlN)、氧化钛(TiO_x)、氧氮化钛(TiON)、氮化钛(TiN)及类似的材料。在一范例中，保护衬层250是氮氧化铝(AlON)。可通过原子层沉积、物理气相沉积、化学气相沉积或任何合适的沉积技术来沉积保护衬层250。

图10示出第二自对准接触件233的形成。在形成保护衬层250之后，形成第二自对准接触件233于保护衬层250之上。第二自对准接触件233可由与第一自对准接触件231不同的材料形成。第二自对准接触件233可由绝缘材料制成，例如氧化硅、氮化硅、氮氧化硅、碳氮氧化硅、碳氮化硅、任何合适的介电材料或前述的任何组合。在一些实施例中，第二自对准接触件233是氮化硅。可通过化学气相沉积、物理气相沉积、任何合适的沉积技术或前述的组合来形成第二自对准接触件233。如果需要，可以使用例如化学机械平坦化的平坦化制程来平坦化第二自对准接触件233的顶表面。

图10更示出在第二自对准接触件233之上依序形成第一硬遮罩层235、第二硬遮罩层237和三层遮罩结构239。第一硬遮罩层235和第二硬遮罩层237被配置以在一或多个蚀刻制程期间分别提供相对第二自对准接触件233和第一硬遮罩层235的蚀刻选择性。第一硬遮罩层235可由金属化合物制成，例如氮化钛(TiN)、碳化钨(WC)、氮化钽(TaN)、氮化钨(WN)或其他的材料。第二硬遮罩层237可包含或可以是氧化硅层或任何合适的氧化物材料。可通过任何合适的沉积技术沉积第一硬遮罩层235和第二硬遮罩层237，例如物理气相沉积、化学气相沉积或类似的技术。三层遮罩结构239包含底层241、中间层243和顶层245。可以选择适用于深紫外光(deep ultraviolet；DUV)或极紫外光(extreme ultraviolet；EUV)微影的三层结构(又称为三层遮罩结构)239。底层241可以是底部抗反射涂布(bottom anti-reflective coating；BARC)层，例如富含硅的氧化物(silicon rich oxide)或碳氧化硅(silicon oxycarbide；SiOC)。中间层243可以是含硅或含金属的聚合物。顶层245可以是辐射敏感层，例如光刻胶。可通过任何合适的沉积技术来沉积底层241、中间层243和顶层245，例如物理气相沉积、化学气相沉积、旋涂(spin-on coating)或类似的技术。

图11示出在第一微影和蚀刻制程期间形成穿过三层遮罩结构239的顶层245和中间层243的第一开口247。形成于顶层245中的第一开口247通常对齐取代栅极228b。通过将第一光罩249定位在图10的结构之上来进行第一微影制程。第一光罩249可适合以例如ArF准分子激光(193纳米)或KrF准分子激光(248纳米)的深紫外光辐射进行曝光。第一光罩249具有第一图案255，其可以是各种部件，例如方形、线状、孔洞、网格或任何想要的形状(例如多边形)，其取决于将形成于目标层中的部件。在一些实施例中，第一图案255包含方形图案。

图11中的插图289是根据一些实施例示出用于图案化顶层245的第一光罩249的图案291的一部分的放大俯视示意图。图案291包含多个部件293a、293b、293c、293d，其可以是线状、方形、网格或任何想要的形状(例如多边形)，这取决于将形成于顶层245中的部件。在一些实施例中，部件293a、293b、293c、293d是方形图案。可预期的是，所述四个部件及其配置是出于说明性目的而展示。根据应用和将形成于半导体装置240中的部件，可在第一光罩249上重复部件293a、293b、293c、293d。部件293a、293b、293c、293d可以为接触件提供开口，此开口提供与半导体装置240的源极/漏极区域及/或栅极的电性连接。举例而言，部件293a可以是对应于第一对接接触件的一部分的方形图案(例如对接接触件158的图案158A，如图1B所示)。部件293b可以是对应于第二对接接触件的一部分的方形图案(例如对接接触件159的图案159A，如图1B所示)。部件293c、293d可以是对应于接触部件的方形图案(例如，如图1B所示的接触件图案162A)。第一光罩249的部件293a、293b和来自第二光罩269的部件279a、279b(将于以下图14讨论)重新组合以产生矩形对接接触件(例如，如图1B所示的对接接触件158、159)，其将被转移至目标层(例如第二自对准接触件233)。根据应用，部件293a、293b、293c、293d的尺寸可在约10纳米至约80纳米的范围，例如约20纳米至约55纳米。

通过使用第一光罩249将顶层245曝光于辐射束257来将第一图案255转移至顶层245。辐射束257可以是极紫外光辐射(例如13.5纳米)或例如ArF准分子激光(193纳米)或KrF准分子激光(248纳米)的深紫外光辐射。也可根据遮罩材料使用其他合适的辐射，例如电子束、x射线或离子束。接着，可根据使用的是正型或负型光刻胶来移除顶层245的露出或未露出部分。

接着，使用图案化的顶层245做为遮罩来图案化中间层243。结果，顶层245的第一开口247被转移至中间层243。中间层243的图案化可使用任何合适的制程，例如干式蚀刻制程。可以在双重射频电源(dual RF power source)等离子体反应器中使用含有惰性气体(例如氩气)和氟碳化合物气体的化学物质进行例示性干式蚀刻制程，此氟碳化合物气体例如为四氟甲烷(tetrafluoromethane；CF₄)、三氟甲烷(trifluoromethane；CHF₃)、六氟丁二烯(hexafluorobutadiene；C₄F₆)、二氟甲烷(difluoromethane；CH₂F₂)、八氟丙烷(octofluoropropane；C₃F₈)、八氟环丁烷(octofluorocyclobutane；C₄F₈)或前述的任何组合。在一些实施例中，化学物质包含CF₄和CHF₃。等离子体反应器的腔室压力可以保持在约5毫托(mTorr)至约20毫托，例如约10毫托。在干式蚀刻制程期间，以第一功率级提供电源功率(source power)并以第二功率级提供偏压功率(bias power)，且可将第一功率级对第二功率级的比例控制在约30：1至约10：1的范围，例如约20：1。在一些实施例中，举例而言，第一功率约为300W且第二功率约为15W。

图12示出形成第一开口247穿过底层241和下方硬遮罩层235和237。使用图案化的顶层245和中间层243做为遮罩来图案化底层241。底层241的图案化可使用任何合适的制程，例如干式蚀刻制程。可以在双重射频电源等离子体反应器中进行干式蚀刻制程。用于蚀刻底层241的例示性干式蚀刻制程可包含第一蚀刻制程和第一蚀刻制程的后的第二蚀刻制程。在先进技术中，由于装置部件的尺寸缩小，接触开口和栅极电极间未对准的余量(margin for a misalignment)显著降低。降低的未对准余量可能导致大量的装置产率损失或产生严重的装置可靠性问题，尤其是在对接接触件区域中，其中，未对准可能会轻易地造成与源极/漏极区域或栅极电极的连接完全断掉。因此，为了便于微影制程，形成具有较宽直径的第一开口247可能是有利的，然后在以三层结构239转移时裁剪(tailor)/缩小开口的直径。两阶段蚀刻制程允许渐进式降低底层241中图案的临界尺寸。降低的图案临界尺寸可避免接触开口和栅极电极之间未对准的机会。

在一些实施例中，第一蚀刻制程使用包含氮气(N₂)和氢气(H₂)的第一化学物质。氮气以第一体积流率(volumetric flowrate)流入等离子体反应器，氢气以第二体积流率流入等离子体反应器，且第一体积流率对第二体积流率的比例可以控制在约2：1至约5：1的范围，例如约3：1。等离子体反应器的腔室压力可以保持在约1毫托至约30毫托，例如约10毫托。在第一蚀刻制程期间，以第一功率级提供电源功率并以第二功率级提供偏压功率，且可将第一功率级对第二功率级的比例控制在约3：1至约7：1的范围，例如约5：1。在一些实施例中，举例而言，第一功率约为500W且第二功率约为100W。

在第一蚀刻制程之后，使用包含二氧化碳(CO₂)和氧气(O₂)的第二化学物质在相同的等离子体反应器中进行第二蚀刻制程。二氧化碳以第一体积流率流入等离子体反应器，氧气以第二体积流率流入等离子体反应器，且第一体积流率对第二体积流率的比例可以控制在约2：1至约6：1的范围，例如约3：1。等离子体反应器的腔室压力可以保持在约1毫托至约30毫托，例如约10毫托。在第二蚀刻制程期间，以第一功率级提供电源功率并以第二功率级提供偏压功率，且可将第一功率级对第二功率级的比例控制在约2：1至约6：1的范围，例如约4：1。在一些实施例中，举例而言，第一功率约为200W且第二功率约为50W。在完成第二蚀刻制程时，顶层245的开口可以具有第一直径，且底层241的开口可以具有小于第一直径的第二直径。

接着，使用图案化的三层结构239做为遮罩来图案化第二硬遮罩层237。第二硬遮罩层237的图案化可使用任何合适的制程(例如干式蚀刻制程)。可以在双重射频电源等离子体反应器中进行干式蚀刻制程。用于蚀刻第二硬遮罩层237的例示性干式蚀刻制程可包含使用含有惰性气体(例如氩气)和氟碳化合物气体的化学物质，此氟碳化合物气体例如为四氟甲烷(CF₄)、三氟甲烷(CHF₃)、六氟丁二烯(C₄F₆)、六氟乙烷(hexafluoroethane；C₂F₆)、二氟甲烷(CH₂F₂)、八氟丙烷(C₃F₈)、八氟环丁烷(C₄F₈)或前述的任何组合。在一些实施例中，化学物质包含CF₄和氩气。等离子体反应器的腔室压力可以保持在约5毫托至约20毫托，例如约10毫托。在干式蚀刻制程期间，以第一功率级提供电源功率并以第二功率级提供偏压功率，且可将第一功率级对第二功率级的比例控制在约2：1至约6：1的范围，例如约3.5：1。在一些实施例中，举例而言，第一功率约为500W且第二功率约为150W。

然后，可以进行干式蚀刻制程及/或剥离(strip)制程(例如灰化制程)以依序移除图案化的顶层245、图案化的中间层243和图案化的底层241。可以在剥离制程之后进行湿式清洁。

接着，进行蚀刻制程以将第一开口247从第二硬遮罩(又称为第二硬遮罩层)237转移至第一硬遮罩层235。蚀刻制程可以是在双重射频电源等离子体反应器中进行的干式蚀刻制程。用于蚀刻第一硬遮罩层235的例示性干式蚀刻制程可包含使用含有惰性气体(例如氩气)和氟碳化合物气体的化学物质，此氟碳化合物气体例如四氟甲烷(CF₄)、三氟甲烷(CHF₃)、六氟丁二烯(C₄F₆)、六氟乙烷(C₂F₆)、二氟甲烷(CH₂F₂)、八氟丙烷(C₃F₈)、八氟环丁烷(C₄F₈)或前述的任何组合。在一些实施例中，化学物质包含C₄F₈和氩气。等离子体反应器的腔室压力可以保持在约5毫托至约20毫托，例如约10毫托。在干式蚀刻制程期间，以第一功率级提供电源功率并以第二功率级提供偏压功率，且可将第一功率级对第二功率级的比例控制在约2：1至约6：1的范围，例如约4：1。在一些实施例中，举例而言，第一功率约为200W且第二功率约为50W。可以在干式蚀刻制程之后进行湿式清洁制程以移除残留物。

图13示出使用图案化的第二硬遮罩237和图案化的第一硬遮罩层235做为遮罩，形成第一接触开口259穿过第二自对准接触件233、保护衬层250、第一自对准接触件231和栅极间隔物286的一部分。可通过使用一或多个蚀刻制程来形成第一接触开口259。例示性蚀刻制程可包含在双重射频电源等离子体反应器中进行的第一干式蚀刻制程，其使用图案化的第二硬遮罩237和图案化的第一硬遮罩层235做为遮罩来移除第二自对准接触件233的一部分。第一干式蚀刻制程可使用包含含氟气体和惰性气体(例如氩气)的化学物质。合适的含氟气体可包含但不限于CF₄、CHF₃、CH₃F、C₄F₆、C₂F₆、CH₂F₂、C₄F₈或前述的任何组合。在一些实施例中，化学物质包含C₄F₈和CH₃F。含氟气体以第一体积流率流入等离子体反应器，氩气以第二体积流率流入等离子体反应器，且第一体积流率对第二体积流率的比例可以控制在约1：1至约3：1的范围，例如约2：1。等离子体反应器的腔室压力可以保持在约5毫托至约200毫托，例如约10至50毫托。在干式蚀刻制程期间，以第一功率级提供电源功率并以第二功率级提供偏压功率，且可将第一功率级对第二功率级的比例控制在约1：1至约2：1的范围。在一些实施例中，举例而言，第一功率约为300至500W且第二功率约为100W。

在移除第二自对准接触件233之后，露出一部分的保护衬层250。接着，可在双重射频电源等离子体反应器中进行第二干式蚀刻制程，其使用图案化的第二硬遮罩237和图案化的第一硬遮罩层235做为遮罩来移除露出的保护衬层250。第二干式蚀刻制程可使用包含含氯气体和惰性气体(例如氦气或氩气)的化学物质。合适的含氯气体可包含但不限于：氯气(Cl₂)和三氯化硼(boron trichloride；BCl₃)、氟甲烷(methyl fluoride；CH₃F)及类似的气体。等离子体反应器的腔室压力可以保持在约10毫托至约300毫托，例如约100毫托。在第二干式蚀刻制程期间，以第一功率级提供电源功率并以第二功率级提供偏压功率，且可将第一功率级对第二功率级的比例控制在约3：1至约6：1的范围，例如约5：1。在一些实施例中，举例而言，第一功率约为800W且第二功率约为150W。

在移除保护衬层250之后，露出第一自对准接触件231的一部分和栅极间隔物286的一部分。可以在双重射频电源等离子体反应器中进行第三干式蚀刻制程，其使用图案化的第二硬遮罩237和图案化的第一硬遮罩层235做为遮罩来移除露出的第一自对准接触件231。在一些情况下，可使用栅极间隔物286做为遮罩来移除露出的第一自对准接触件231。在任何情况下，第三干式蚀刻制程的结果露出栅极间隔物286、栅极介电层222、一或多个可选择性的共形层224和栅极导电填充材料226的顶表面。第三干式蚀刻制程可使用包含含氟气体和含氢气体的化学物质。合适的含氟气体可包含但不限于F₂、CF₄、CHF₃、C₄F₆、C₂F₆、CH₂F₂、C₄F₈、SF₆或前述的任何组合。合适的含氢气体可包含但不限于CH₄、H₂、NH₃、烃(hydrocarbon)或具有可提取的(abstractable)氢原子的任何分子或前述的任何组合。化学物质可进一步包含含氧气体，例如O₂、NO、N₂O等。在一些实施例中，化学物质包含CF₄和CH₄。等离子体反应器的腔室压力可以保持在约5毫托至约200毫托，例如约50毫托。在干式蚀刻制程期间，以第一功率级提供电源功率并以第二功率级提供偏压功率，且可将第一功率级对第二功率级的比例控制在约2：1至约6：1的范围，例如约4：1。在一些实施例中，举例而言，第一功率约为1600W且第二功率约为350W。

第一接触开口259具有底部215和从底部215向上延伸的侧壁217。底部215与栅极导电填充材料226、栅极介电质层222和一或多个可选择性的共形层224的顶表面可大致上共平面。在一些实施例中，底部215可进一步延伸到栅极间隔物286中的一部分。侧壁217相对于底部215可成角度“A”。在一些实施例中，角度“A”在91°至约100°的范围，例如约92°至约95°(例如约93°至约94°)。角度“A”可根据应用及/或形成第一接触开口259期间的蚀刻过程所使用的参数而改变。

图14示出在图13的结构之上形成三层结构261。三层结构261(其可使用相同或相似的制程实现与三层结构239相同或相似的材料)包含底层263、中间层265和顶层267。第一接触开口259由底层263填充并超载(overburdened)以达到预定的厚度。在一范例中，底层263的顶表面高于第二硬遮罩层237的顶表面。然后，依序沉积中间层265和顶层267于底层263之上。

在形成三层结构261之后，使用第二微影制程来图案化顶层267。通过将第二光罩269定位在半导体装置240之上来进行第二微影制程。第二光罩269具有第二图案271。第二图案271可具有与上述第一图案255类似的部件。在一些实施例中，第二图案271包含方形图案。同样地，可通过将顶层267曝光于辐射束257而将第二图案271转移至顶层267，移除顶层267的曝光部分。结果，第二开口273形成于顶层267中。形成于顶层267中的第二开口273通常对齐源极/漏极区域292，如图14所示。根据应用，第二开口273的宽度可类似于、大于或小于第一开口247的宽度。

图14中的插图275是根据一些实施例示出用于图案化顶层267的第二光罩269的图案277的一部分的放大俯视示意图。第二光罩269可适合以例如ArF准分子激光(193纳米)或KrF准分子激光(248纳米)的深紫外光辐射进行曝光。图案277包含多个部件279a、279b、279c、279d，其可以是线状、方形、网格或任何想要的形状(例如多边形)，这取决于将形成于顶层267中的部件。在一些实施例中，部件279a、279b、279c、279d是方形图案。可预期的是，所述四个部件及其配置是出于说明性目的而展示。根据应用和将形成于半导体装置240中的部件，可在第二光罩269上重复部件279a、279b、279c、279d。部件279a、279b、279c、279d可以为接触件提供开口，此开口提供与半导体装置240的源极/漏极区域及/或栅极的电性连接。举例而言，部件279a可以是对应于第一对接接触件的一部分的方形图案(例如对接接触件158的图案158B，如图1B所示)。部分279b可以是对应于第二对接接触件的一部分的方形图案(例如对接接触件159的图案159B，如图1B所示)。部分279c、279d可以是对应于接触部件的方形图案(例如，如图1B中所示的接触件图案160A)。第二光罩269的部件279a、279b和来自第一光罩249的部件293a、293b重新组合以产生矩形对接接触件(例如，如图1B所示的对接接触件158、159)，其将被转移至目标层(例如第二自对准接触件233)。通过将布局分成多个不同的遮罩(例如第一光罩249和第二光罩269)，可使用多个遮罩连续地在单层上分别(separately)形成部件。因此，可以在维持良好分辨率的同时，降低组合图案中的最小行间距。

应理解的是，本发明实施例中讨论的部件293a、293b、293c、293d和部件279a、279b、279c、279d可以是任何形状及/或以任何期望的图案形状进行配置，只要部件293a、293b、293c、293d和部件279a、279b、279c、279d的组合产生半导体装置240所需的对接接触件及/或其他接触部件的预定完整形状即可。

在将顶层267图案化之后，可使用图案化的顶层267做为遮罩，以与上述参照图11和图12所讨论的类似方式将中间层265和底层263图案化，借此将第二开口273转移至底层263。之后，可使用图案化的结构(又称为三层结构)261做为遮罩，以与上述参照图11和图12所讨论的类似方式将第二硬遮罩层237图案化。在此阶段保留第一接触开口259中的底层263。接着，可进行蚀刻制程以将经修饰的第二开口273从第二硬遮罩层237转移至第一硬遮罩层235，其方式类似于上述参照图12所讨论的方法。

图15示出形成第二接触开口281穿过第二自对准接触件233和保护衬层250。接着，使用图案化的第二硬遮罩237、图案化的第一硬遮罩层235(以及，在一些情况下，第一接触开口259中底层263的剩余部分)做为遮罩进行一或多个蚀刻制程，以移除部分的第二自对准接触件233和保护衬层250，借此形成具有角度轮廓(angled profile)的第二接触开口281。第二接触开口281至少露出导电材料246的顶表面。可使用第一蚀刻制程移除第二自对准接触件233，例如用于移除如上述参照图13所讨论的第二自对准接触件233的第一干式蚀刻制程。可使用第二蚀刻制程移除保护衬层250，例如用于移除如上述参照图13所讨论的保护衬层250的第二干式蚀刻制程。在蚀刻制程之后，可使用合适的剥离制程(例如灰化制程)移除残留在第一接触开口259中的底层263。

第二接触开口281具有底部223和从底部223向上延伸的侧壁225。侧壁225相对于底部223可成角度“B”。在一些实施例中，角度“B”在91°至约100°的范围内，例如约92°至约95°(例如约93°至约94°)。角度“B”可根据应用及/或形成第二接触开口281期间的蚀刻过程所使用的参数而改变。

图15示出第一接触开口259和第二接触开口281。第一接触开口259和第二接触开口281一起露出部分的导电材料246、第一层间介电质297、栅极导电填充材料226、栅极介电层222、一或多个可选择性的共形层224和栅极间隔物286。第一接触开口259和第二接触开口281的组合提供用于对接接触件的接触开口，例如图1B所示的对接接触件158和159。具体而言，由于第一和第二接触开口259、281的倾斜侧壁，留在取代栅极结构228b和源极/漏极区域292之间的栅极间隔物286形成渐缩顶部286’。

图16示出以导电填充物227(例如接触金属)填充第一和第二接触开口259、281(统称为对接接触开口238)。导电填充物227可以是或可包含钨、钴、铜、钌、铝、金、银、前述的合金、类似的材料或前述的组合，并且导电填充物227的沉积可通过物理气相沉积、电化学电镀(Electrochemical Plating，ECP)、原子层沉积、化学气相沉积或任何合适的沉积技术。在一些情况下，阻障/粘着层(未示出)可共形地沉积在对接接触开口238的露出表面上。阻障/粘着层可包含或可以是氮化钛、钛-氮化硅、钛-氮化碳、钛-氮化铝、氮化钽、钽-氮化硅、钽-氮化碳、氮化钨、碳化钨、钨-氮化碳、类似的材料或前述的组合，并且阻障/粘着层的沉积可通过原子层沉积、等离子体辅助化学气相沉积(plasma-enhanced CVD；PECVD)、分子束沉积(molecular beam deposition；MBD)或任何合适的沉积技术。在沉积导电填充物227之后，可通过使用平坦化制程(例如化学机械平坦化)来移除多余的导电填充物227。平坦化制程可以移除多余的导电填充物227、第二硬遮罩层237、第一硬遮罩层235和第二自对准接触件233，直到露出保护衬层250的顶表面229。图17A示出保护衬层250的顶表面229、导电填充物227的顶表面234以及第二自对准接触件233的顶表面236在平坦化制程之后大致共平面。对接接触开口238通常具有在源极/漏极区域292之上且延伸跨过源极/漏极区域292的第一底部1702以及在取代栅极结构228b之上且延伸跨过取代栅极结构228b的第二底部1704。渐缩的部件(例如栅极间隔物286的渐缩顶部286’)设置在第一底部1702和第二底部1704之间，并从源极/漏极区域292和取代栅极结构228b之间向上延伸。虽然第一底部1702示出为高于第二底部1704，但是第一底部1702可以和第二底部1704位于相同的高度，或者甚至低于第二底部1704，这取决于制程用途(receipts)及/或应用。图17B示出第一底部1702和第二底部1704位于相同高度的一实施例。对接接触开口238中的导电填充物227使得接触源极/漏极区域292的导电材料246能够在不使用水平金属内连线层的情况下电性连接取代栅极结构228b的栅极导电填充材料226之间。结果，获得了共用或对接接触件，例如图1B所示的对接接触件158和159。

在导电填充物227形成于对接接触开口238中之后，所述结构可经历进一步的处理以形成完成静态随机存取存储存储器单元所需的各种部件和区域。举例来说，后续处理可以在基底270上形成额外的接触件/导孔(vias)/导线和多层内连线部件(例如金属层和层间或金属间介电质)，其被配置以连接各种部件以形成可包含一或多个装置的功能电路。

图18示出图17A的剖面示意图的一部分以根据一些实施例进一步示出额外的细节。应理解的是，为了便于说明的目的，图18未按比例绘制。对接接触结构1800可被视为是具有左V形部分1802和右V形部分1804的W形结构。对接接触结构1800沿着对接接触结构1800的顶表面1801具有第一尺寸D1。左V形部分1802沿着左V形部分1802的底部1702具有第二尺寸D2。右V形部分1804沿着右V形部分1804的底部1704具有第三尺寸D3。第二尺寸D2对第一尺寸D1的比例可以在约1：1.5至约1：3的范围，且第三尺寸D3对第一尺寸D1的比例可以在约1：1.5至约1：3的范围。左V形部分1802的底部1702和右V形部分1804的底部1704可以是非共平面的。在图18所示的实施例中，左V形部分1802的底部1702相对右V形部分1804的底部1704高了第四尺寸D4。第四尺寸D4可以在约-5纳米至约5纳米的范围内。换句话说，左V形部分1802的底部1702也可以低于右V形部分1804的底部1704。左V形部分1802从顶表面1801测量到左V形部分1802的底部1702具有第五尺寸D5。右V形部分1804从顶表面1801测量到右V形部分1804的底部1704具有第六尺寸D6。第五尺寸D5对第六尺寸D6的比例可以在约0.9：1至约1.2：1的范围，例如约1：1。

左V形部分1802具有侧壁1814，其在对接接触结构1800的顶表面1801和左V形部分1802的底部1702之间延伸。右V形部分1804具有侧壁1816，其在对接接触结构1800的顶表面1801和右V形部分1804的底部1704之间延伸。栅极间隔物286设置于源极/漏极区域292和取代栅极结构228b之间。栅极间隔物286具有将左V形部分1802和右V形部分1804分开的渐缩部分(又称为渐缩顶部)286’。换句话说，左V形部分1802的底部1702和右V形部分1804的底部1704不是连续的。渐缩部分286’具有第一侧壁1818和第二侧壁1820，第二侧壁1820以大于0°的角度“E”与第一侧壁1818相交(intersecting)，例如约2°至约20°。第一侧壁1818相对于右V形部分1804的底部1704成角度“F”。第二侧壁1820相对于左V形部分1802的底部1702成角度“G”。角度“F”可以在91°至约100°的范围内，例如约92°至约95°。角度“G”可以在91°至约100°的范围内，例如约92°至约95°。

此处描述的各种实施例可提供许多优点。应理解的是，并非所有优点都必须在此描述，且并非所有实施例都需要有特定优点，其他实施例可以提供不同的优点。做为范例，此处描述的实施例提供了改良的对接接触结构，其使得一或多个栅极能够在不使用水平金属内连线层的情况下连接到一或多个主动区域。栅极接触件和源极或漏极接触件之间的对接接触结构都可通过使用两个单独光罩的双重图案化制程形成，每一个光罩具有对应一半的共用或对接接触结构的图案。通过将光罩的总数减少到两个，减少光罩对准的数量，并且抑制未对准另一光罩引起的产率下降。结果，可以降低制造成本并且可以提高产量(throughput)。此外，改良的对接接触结构具有渐缩的栅极间隔物，其突出至对接接触结构的底部中。渐缩的栅极间隔物和对接接触结构的倾斜侧壁可确保用于随后沉积的金属填充物具有良好的金属填充能力。因此，金属填充物可以完全沉积于对接接触结构中而没有空隙或接缝。

在一实施例中，提供一种结构。此结构包含位于基底上的第一晶体管，第一晶体管包含第一源极或漏极区域、第一栅极、以及设置于第一栅极和第一源极或漏极区域之间的第一栅极间隔物。此结构也包含位于基底上的第二晶体管，第二晶体管包含第二源极或漏极区域、第二栅极、以及设置于第二栅极和第二源极或漏极区域之间的第二栅极间隔物。此结构还包含对接接触件，设置于第一源极或漏极区域上方并从第一源极或漏极区域延伸至第一栅极或第二栅极的至少之一，第一栅极间隔物的一部分延伸一距离至对接接触件中以隔开对接接触件的第一底表面与对接接触件的第二底表面。

在一些实施例中，第一栅极间隔物的所述部分具有渐缩轮廓。在一些实施例中，第一栅极间隔物的所述部分具有第一侧壁和与第一侧壁相交的第二侧壁。在一些实施例中，第一侧壁以91°至100°的角度范围接触对接接触件的第一底表面。在一些实施例中，第一底表面和第二底表面位于相同的高度。在一些实施例中，第一底表面和第二底表面位于不同的高度。

在另一实施例中，一种结构包含：位于基底上的第一晶体管，第一晶体管包含源极或漏极区域；接触源极或漏极区域的导电部件；位于基底上的第二晶体管的栅极结构的栅极电极。此结构也包含对接接触件，对接接触件包含(i)接触栅极电极的第一表面，(ii)接触导电部件的第二表面，(iii)以第一角度从第一表面延伸的第三表面，以及(iv)以第二角度从第二表面延伸的第四表面，第三表面以第三角度与第四表面相交。此结构还包含栅极间隔物，设置于源极或漏极区域和栅极结构之间，栅极间隔物的一部分横向设置于第三表面和第四表面之间。

在一些实施例中，第一表面和第二表面共平面。在一些实施例中，第一表面和第二表面位于不同的高度。在一些实施例中，第一角度在91°至100°的范围，第二角度在91°至100°的范围，且第三角度大于0°。在一些实施例中，栅极间隔物的所述部分具有渐缩轮廓。在一些实施例中，对接接触件包含钨、钴、铜、钌、铝、金、银、前述的合金或前述的组合。

在另一实施例中，提供一种半导体的制造方法。此方法包含形成第一晶体管的源极或漏极区域于基底上、形成第二晶体管的栅极于基底上、以及形成栅极间隔物于栅极的一侧上，其中源极或漏极区域具有导电部件形成于其上，栅极具有第一介电层形成于其上，且栅极间隔物横向设置于栅极和源极或漏极区域之间；沉积第二介电层于导电部件、第一介电层和栅极间隔物之上，其中第二介电层与第一介电层不同；沉积第一遮罩层于第二介电层之上；沉积第二遮罩层于第一遮罩层之上；蚀刻第一接触开口穿过第二遮罩层、第一遮罩层、第二介电层和第一介电层以露出栅极，蚀刻第一接触开口包含使用第一蚀刻配方(recipe)以蚀刻第二遮罩层、以及使用第四蚀刻配方以蚀刻第一介电层，其中第一、第二、第三和第四蚀刻配方彼此不同；蚀刻第二接触开口穿过第二遮罩层、第一遮罩层和第二介电层以露出导电部件，蚀刻第二接触开口包含使用第一蚀刻配方以蚀刻第二遮罩层、使用第二蚀刻配方以蚀刻第一遮罩层、使用第三蚀刻配方以蚀刻第二介电层，第一接触开口和第二接触开口在栅极间隔物处连接，且第一蚀刻配方和第二蚀刻配方将栅极间隔物的一部分塑形成渐缩轮廓；以及以导电材料填充第一接触开口和第二接触开口。

在一些实施例中，半导体的制造方法包含：形成源极或漏极区域于基底上、形成栅极于基底上、以及形成栅极间隔物于栅极的一侧上，其中源极或漏极区域具有导电部件形成于其上，栅极具有第一介电层形成于其上，且栅极间隔物横向设置于栅极和源极或漏极区域之间；沉积第二介电层于导电部件、第一介电层和栅极间隔物之上，其中第二介电层与第一介电层不同；沉积第一遮罩层于第二介电层之上；沉积第二遮罩层于第一遮罩层之上；蚀刻第一接触开口穿过第二遮罩层、第一遮罩层、第二介电层和第一介电层以露出栅极，蚀刻第一接触开口包含使用第一蚀刻配方以蚀刻第二遮罩层、使用第二蚀刻配方以蚀刻第一遮罩层、使用第三蚀刻配方以蚀刻第二介电层、以及使用第四蚀刻配方以蚀刻第一介电层，其中第一、第二、第三和第四蚀刻配方彼此不同；蚀刻第二接触开口穿过第二遮罩层、第一遮罩层和第二介电层以露出导电部件，蚀刻第二接触开口包含使用第一蚀刻配方以蚀刻第二遮罩层、使用第二蚀刻配方以蚀刻第一遮罩层、使用第三蚀刻配方以蚀刻第二介电层，第一接触开口和第二接触开口在栅极间隔物处连接，且第一蚀刻配方和第二蚀刻配方将栅极间隔物的一部分塑形成渐缩轮廓；以及以导电材料填充第一接触开口和第二接触开口。

在一些实施例中，第一接触开口是由使用第一微影制程而转移自第一光罩的第一图案所定义，且第二接触开口是由使用第二微影制程而转移自第二光罩的第二图案所定义。在一些实施例中，第一光罩还包含第三图案，且第二光罩还包含第四图案，在第一和第二微影制程之后，结合第三图案和第四图案以于基底中产生接触部件。在一些实施例中，依下述进行第一微影制程：沉积第一遮罩层堆叠于第二遮罩层之上；以及形成第一开口对应于第一顶层、第一中间层和第一底层中的第一图案，且第一顶层中的第一开口的尺寸大于第一底层中的第一开口的尺寸。其中，在一些实施例中，沉积第一遮罩层堆叠于第二遮罩层之上，包含：沉积第一底层于第二遮罩层之上；沉积第一中间层于第一底层之上，第一中间层与第一底层具有不同的材料；以及沉积第一顶层于第一中间层之上，第一顶层与第一中间层具有不同的材料。在一些实施例中，此方法还包含：在蚀刻第一接触开口之后，依下述进行第二微影制程：沉积第二遮罩层堆叠于第一接触开口之上；以及形成第二开口对应于第二顶层、第二中间层和第二底层中的第二图案，且第二顶层中的第二开口的尺寸大于第二底层中的第二开口的尺寸。其中，在一些实施例中，沉积第二遮罩层堆叠于第一接触开口之上，包含：沉积第二底层于第一接触开口的中和第二遮罩层之上；沉积第二中间层于第二底层之上，第二中间层与第二底层具有不同的材料；以及沉积第二顶层于第二中间层之上，第二顶层与第二中间层具有不同的材料。在一些实施例中，第一顶层、第一中间层和第一底层的材料分别与第二顶层、第二中间层和第二底层相同。在一些实施例中，第一介电层和第二介电层是择自以下族群：硅碳氮氧化物、氧化硅、氮化硅、氮氧化硅、碳氮氧化硅和碳氮化硅。在一些实施例中，第一蚀刻配方为使用包含CF₄和氩气的化学物质的干式蚀刻制程，第二蚀刻配方为使用包含C₄F₈和氩气的化学物质的干式蚀刻制程，第三蚀刻配方为使用包含C₄F₈和CH₃F的化学物质的干式蚀刻制程，且第四蚀刻配方为使用包含CF₄和CH₄的化学物质的干式蚀刻制程。

以上概述数个实施例的部件，使得在本发明所属技术领域中技术人员可以更加理解本发明实施例的面向。在本发明所属技术领域中技术人员应该理解，他们能以本发明实施例为基础，设计或修改其他制程和结构，以达到与在此介绍的实施例相同的目的及/或优势。本发明所属技术领域中技术人员也应该理解到，此类等效的结构并未悖离本发明的精神与范围，且他们能在不违背本发明的精神和范围下，做各式各样的改变、取代和替换。