阅读说明：本技术 用于减轻底切的触点制造 (Contact fabrication for undercut mitigation ) 是由 N·达沃德 C·D·曼纳克 S·F·帕沃内 于 2019-06-17 设计创作，主要内容包括：本申请公开用于减轻底切的触点制造。所述的示例提供微电子器件和制造方法(200),包括：通过在导电特征上形成(206)钛或钛钨阻挡层来制造触点结构,在阻挡层上形成(208)锡晶种层,在晶圆或管芯的导电特征上方的晶种层上形成铜结构,加热(222)晶种层和铜结构以在阻挡层和铜结构之间形成青铜材料,使用蚀刻过程去除(224)晶种层,该蚀刻过程选择性地去除晶种层的暴露部分,以及去除(226)阻挡层的暴露部分。(The application discloses contact fabrication for mitigating undercut. The described examples provide a microelectronic device and a method of manufacturing (200), comprising: the contact structure is fabricated by forming (206) a titanium or titanium tungsten barrier layer over the conductive feature, forming (208) a tin seed layer over the barrier layer, forming a copper structure over the seed layer over the conductive feature of the wafer or die, heating (222) the seed layer and the copper structure to form a bronze material between the barrier layer and the copper structure, removing (224) the seed layer using an etching process that selectively removes exposed portions of the seed layer, and removing (226) exposed portions of the barrier layer.)

用于减轻底切的触点制造

背景技术

微电子器件，诸如集成电路和分立器件，包括一个或更多个电子组件，例如晶体管、电容器、电感器等。微电子器件封装有一个或更多个外部可接入的连接，用于最终焊接到用户的印刷电路板(PCB)。提供各种不同的微电子器件封装类型，包括具有引脚或焊盘的结构，以及倒装芯片封装。使用键合线将半导体管芯上的导电触点焊接到引线框架上的导电特征，用于电连接到引脚或焊盘，或者将管芯触点焊接到产品衬底或芯片载体，用于倒装芯片封装。期望导电触点与半导体管芯内的电子器件的低阻抗连接。然而，在半导体管芯上形成导电触点期间进行的底切会增加阻抗和/或降低导电触点结构的机械完整性。由于在下面的阻挡层上形成的溅射铜晶种的电偶腐蚀，因此溅射晶种铜相比于管芯触点柱或立柱的电镀铜的更快蚀刻可能造成底切问题。

发明内容

所描述的示例提供制造触点结构的方法，包括在晶圆或管芯的导电特征上形成钛或钛钨阻挡层，在阻挡层上形成锡晶种层，以及在导电特征上方的晶种层上形成铜结构。该方法还包括加热晶种层和铜结构，以在阻挡层和铜结构之间形成青铜材料，去除晶种层的暴露部分，以及去除阻挡层的暴露部分。进一步的描述提供了一种微电子器件，其包括设置在晶圆或管芯的半导体衬底上或半导体衬底中的电子组件、金属化结构和触点结构。触点结构包括至少部分地在金属化结构的导电特征上设置的阻挡层，从金属化结构的侧面至少部分地向外延伸的铜结构，以及设置在阻挡层和铜结构之间的青铜材料。

附图说明

图1是具有触点结构的微电子器件的局部截面侧视图，该触点结构在阻挡层和铜柱结构之间具有青铜材料。

图2是制造微电子器件及其触点结构的方法的流程图。

图3-图13是根据图2的方法经受制造处理的微电子器件的局部截面侧视图。

图14是微电子器件的局部截面侧视图，其中键合线被焊接到触点结构。

图15是微电子器件的局部截面侧视图，其中触点结构被焊接到倒装芯片衬底。

图16是封装的集成电路微电子器件的局部截面侧视图，其中键合线被焊接在触点结构和模制封装中的引线框架之间。

具体实施方式

在附图中，相同的附图标记始终表示相同的元件，并且各种特征不一定按比例绘制。在以下讨论和权利要求中，术语“包含(including/includes)”、“具有(having/has)”、“其中/具有(with)”或其变体旨在以与术语“包括(comprising)”类似的方式被包括在内，因此，应该解释为“包括但不限于......”。此外，术语“耦合(couple或couples)”旨在包括间接或直接的电连接或机械连接或其组合。例如，如果第一设备耦合到第二设备或与第二设备耦合，则该连接可以通过直接电连接，或通过经由一个或更多个中间设备和连接的间接电连接。

图1示出了微电子器件100，其包括设置在半导体衬底102上或半导体衬底102中的电子组件101(例如，金属氧化物半导体(MOS)晶体管)。尽管示例微电子器件100是具有多个组件101的集成电路，其他微电子器件实施方式可以包括单个电子组件。在一个示例中，半导体衬底102是硅晶圆，绝缘体上的硅(SOI)衬底或其他半导体结构。一个或更多个隔离结构103形成在衬底102的上表面的选定部分上。在一些示例中，隔离结构103可以是浅沟槽隔离(STI)特征或场氧化物(FOX)结构。

多层金属化结构104、106设置在衬底102上方。金属化结构包括形成在衬底102上方的第一电介质结构层104，以及多层级上部金属化结构106。在一个示例中，第一电介质104结构层是设置在组件101和衬底102的上表面上方的金属前电介质(PMD)层。在一个示例中，第一电介质结构层104包括沉积在组件101、衬底102和隔离结构103上的二氧化硅(SiO₂)。在一个示例中，上部金属化结构106是多层结构。在一个示例中，使用集成电路制造处理将多层结构形成为多层金属化结构。图1示出了示例6层上部金属化结构106，包括第一层108，在此称为中间层或层间电介质(ILD)层。可以在不同的实施方式中使用不同数量的层。在一个示例中，第一ILD层108和上部金属化结构106的其他ILD层由二氧化硅(SiO₂)或其他合适的电介质材料形成。在某些实施方式中，在两个阶段中形成多层上部金属化结构106的各单个层，包括金属内电介质(IMD，未示出)子层和覆盖IMD子层的ILD子层。单个IMD和ILD子层可以由任何合适的一种或多种电介质材料形成，例如基于SiO ₂的电介质材料。

钨或其他导电触点110延伸穿过第一电介质结构层104的选择性部分。第一ILD层108和上部金属化结构106中的随后的ILD层包括导电金属化互连结构112，例如在下面的层的顶部表面上形成的铝。在该示例中，第一层108和随后的ILD层还包括导电通孔113，例如钨，提供从单个层的金属化特征112到覆盖的金属化层的电连接。图1的示例包括设置在第一层108上方的第二层114。第二ILD层108包括导电互连结构112和通孔113。所示结构还包括具有相应电介质层115、116和117的金属化层级，以及最上面或顶部金属化层118。衬底102、电子组件101、第一电介质结构层104和上部金属化结构106构成具有上侧面或表面121的晶圆或管芯120。在该示例中，各单个层115-118包括导电互连结构112和相关联的通孔113。

顶部金属化层118包括两个示例导电特征119，例如最上面的铝通孔。导电特征119包括在最上面的金属化层118的顶部处的晶圆或管芯120的上侧面121处的侧面或表面。可以提供任何数量的导电特征119。导电特征119中的一个或更多个可以与电子组件101电耦合。在一个示例中，上部ILD电介质层118被一个或更多个保护层(例如，保护性外涂层(PO)和/或钝化层，未示出)覆盖，例如，氮化硅(SiN)、氮氧化硅(SiO_xN_y)或二氧化硅(SiO₂)。在一个示例中，一个或更多个保护层包括一个或更多个开口，该开口暴露导电特征119的一部分，以允许特征119电连接到对应的触点结构。

图1的微电子器件100还包括两个示例触点结构132。每个触点结构132与对应的一个导电特征119电耦合。单个触点结构132包括阻挡层122，其与铜结构126一起，至少部分地设置在对应的导电特征119上，该铜结构126从晶圆或管芯120的上侧面121至少部分地向外(例如，在图1中向上)延伸。单个触点结构132还包括设置在阻挡层122和铜结构126之间的青铜材料124。在一个示例中，青铜材料层124具有300μm或以上且800μm或以下的厚度(例如，沿着图1中的垂直或Y轴方向)。在一个示例中，阻挡层122包括钛(Ti)或钛钨(TiW)。在一个示例中，阻挡层122的厚度小于青铜材料层124的厚度。

在一个示例中，铜结构126提供铜柱或立柱，用于随后焊接到倒装芯片衬底或芯片载体，或者用于在封装期间焊接到键合线。在一个示例中，青铜材料124提供铜结构126和阻挡层122之间的导电耦合。在一个示例中，阻挡层122、青铜材料124和铜结构126的横向尺寸(例如，沿着图1中的x轴方向)大致彼此相等。特别地，由于在制造期间减少或消除铜结构126下方的青铜材料124的底切，青铜材料124和铜结构126的横向尺寸在一种实施方式中基本相等。这有利于铜结构126与晶圆或管芯120的导电特征119的低阻抗耦合。

在一个示例中，触点结构132还包括焊料130，例如铜结构126上或上方的锡银(SnAg)，但并非所有可能的实施方式都需要。在一个示例中，触点结构132还包括扩散阻挡层128，诸如设置在铜结构126和焊料130之间的氮化物材料，但是扩散阻挡层128和/或焊料130被省略的其他实施方式也是可能的。在另一个例子中，使用在封装过程中供应的焊料将铜结构126直接焊接到芯片载体衬底或键合线。

图2示出了制造微电子器件的方法200，例如图1的器件100。示例方法200包括制造电子设备的触点结构的过程或方法，例如图1的触点结构132。图3-图13示出了在制造的各个中间阶段的处理，以根据方法200制造图1的器件100。方法200开始于在202处在衬底上和/或衬底中制造一个或更多个电子组件。任何合适的半导体处理步骤可以在202处使用，以便在半导体衬底102上和/或半导体衬底102中制造一个或更多个电子组件。例如，202处的处理可以包括在半导体衬底102上和/或半导体衬底102中制造一个或更多个晶体管101，如图3所示。在一个示例中，202处的制造包括制造附加结构特征，例如图3中所示的隔离结构103。图2的方法200还包括在204处在衬底上方制造金属化结构(例如，图3中衬底102上方的第一电介质结构层104和上部金属化结构106)。在某些示例中，204处的金属化结构的构造可以进一步包括至少部分地在金属化结构中制造一个或更多个附加电子组件(例如，电阻器、电感器、电容器、变压器，未示出)。在一个示例中，202和204处的处理提供了如图3所示的晶圆120。

图2中的206-226处的进一步处理提供了用于制造触点结构的包含方法，例如图1中的触点结构132。在该示例中，方法200包括在204处至少部分地在晶圆120的导电特征上形成阻挡层。图4示出了一个示例，包括执行溅射或电镀沉积过程400，其将阻挡层122沉积在晶圆120的上侧面121上。在一个示例中，沉积过程400在晶圆侧面121上形成钛或钛钨材料阻挡层122，其至少部分地在晶圆120的导电特征119上延伸。

方法200还包括在208处在阻挡层上形成晶种层。图5示出了一个示例，包括执行沉积过程500，其在阻挡层122上形成锡(Sn)晶种层123。在一个示例中，沉积过程500形成锡晶种层123的厚度为300μm或以上且800μm或以下。在一个示例中，过程500是溅射过程，其将锡直接沉积在TiW或Ti阻挡层122上。在另一个示例中，电镀沉积过程500可用于在阻挡层122上形成锡晶种层123。在一个示例中，晶种层123提供导电材料以便于随后的电镀以形成铜结构(例如，图1中的铜结构126)。此外，将锡用于晶种层123有利于随后在阻挡层122上方形成青铜(例如，图1中的青铜124)，并且进一步有助于去除部分青铜124而没有明显的底切。在这方面，使用溅射的铜用于晶种层可能在随后的蚀刻期间导致不期望的底切，其中蚀刻过程优先以比覆盖电镀铜更高的蚀刻速率去除溅射的铜晶种层材料。根据过程200使用沉积的锡和随后形成的青铜用于晶种层材料有利地减少或减轻了底切，并且有助于构造低阻抗触点结构，以允许在随后的封装操作期间进行与晶圆120的导电特征119具有低阻抗电耦合的焊接。

方法200在图2中继续，其中在210、212和214处在沉积的晶种层上方形成铜立柱或柱结构。一个示例实施方式包括在210处形成光致抗蚀剂层，以及在212处将光致抗蚀剂层图案化以形成用于柱的开口。图6示出了在锡晶种层123上沉积并图案化光致抗蚀剂材料层602的示例沉积过程600。在一个示例中，在212处使用光刻过程将光致抗蚀剂层602图案化，该光刻过程选择性地去除部分光致抗蚀剂材料602以暴露晶圆120的导电特征119的上方的部分锡晶种层123。在一个示例中，光致抗蚀剂层602中的开口的横向(X轴)宽度通常与晶圆120的导电特征119的横向宽度是共同延伸的，尽管不是所有可能的实施方式都需要。该示例中的铜结构形成包括在214处在导电特征上方的锡晶种层123的暴露部分上沉积铜材料。图7示出了一个示例，包括执行电镀沉积过程700，其在光致抗蚀剂602的开口中形成铜结构126。过程700在晶圆120的导电特征119上方的晶种层123的暴露部分上形成铜结构126。如前所述，在沉积的铜结构126正下方初始地使用锡阻挡层123，以及随后的反应在电镀的铜结构126下方形成青铜124有利地减轻或避免在微电子器件100的制造期间的随后蚀刻步骤中的底切。此外，使用薄的锡阻挡层123(例如，300μm至800μm)有利地减轻或避免在铜立柱结构126和锡晶种层123的界面处形成柯肯达尔空洞(Kirkendall void)。

在一个示例中，触点结构132还包括扩散阻挡层(例如，图1中的128)，以及在沉积的铜结构126上方的焊料(例如，130)。在该示例中，方法200还包括在图2中的216处形成扩散阻挡层。图8示出了在通过光致抗蚀剂602被暴露的铜结构126的部分上形成扩散阻挡层128的示例过程800。在一个示例中，过程800在铜结构126的暴露部分上形成镍材料(Ni)扩散阻挡层128。在另一个示例中，省略了216处的扩散阻挡层形成。

在图2的示例中，方法200还包括在218处在扩散阻挡层(如果包括)上形成焊料，或者在218处直接在铜结构126的暴露部分上形成焊料。图9示出了示例过程900，其在铜结构126上方的扩散阻挡层128上形成焊料(例如，锡银或SnAg)130。在一个示例中，在218处通过电镀过程900形成焊料130。在另一个示例中，省略218处的焊料沉积以及216处的扩散阻挡层形成。

图2中的方法200在220处继续，其中去除剩余的抗蚀剂层。图10示出了从晶圆120去除光致抗蚀剂材料602的光致抗蚀剂去除过程1000(例如，选择性蚀刻)。尽管上面示出和描述了示例方法200使用金属镶嵌(damascene)类型的过程，以使用图案光致抗蚀剂602形成铜结构126，但是也可以使用其他处理步骤在晶圆120的导电特征119上方的晶种层上形成导电铜结构。此外，尽管图示的示例晶圆120包括多个导电特征119和对应的触点结构132，但是其中仅形成单独触点结构132的其他实施方式是可能，并且其中形成多于两个触点结构132的其他示例是可能的。

在图2中的222处继续，方法200还包括加热晶种层123和铜结构126以在阻挡层122和铜结构126之间形成青铜材料124。图11示出了示例，其中退火过程1100在足以使沉积的锡晶种层123与覆盖的电镀铜126反应的温度下执行，以在下面的阻挡层122和晶圆120的对应导电特征119上方的覆盖电镀铜结构126之间形成青铜材料124。在一个示例中，退火过程1100引起锡和铜在铜立柱结构126的界面处的扩散，导致形成青铜材料124，如图11所示。

方法200还包括在图2中224处去除剩余锡晶种层123的暴露部分以暴露阻挡层122的一部分。图12示出执行蚀刻过程1200的示例，其蚀刻暴露的锡晶种层123。如图12所示，过程1200选择性地去除锡晶种层123的暴露部分以暴露阻挡层122的一部分。在一个示例中，蚀刻过程1200使用酸性剥离溶液(例如，来自乐思化学(Enthone)的Enstrip TL-105，通过将晶圆120浸入溶液中，其中不需要电流)。蚀刻过程1200选择性地从阻挡层122的下面的部分去除锡晶种层123的暴露部分。在另一个示例中，通过浸入氢氧化钾或氢氧化钠的热溶液中，在224处选择性地去除锡晶种层123而基本上不去除铜126。可替代地，可以通过将工作样品浸入该溶液中来使用Enstrip TL-105(来自Enthone)，并且不需要电流。可以使用其他选择性蚀刻过程1200，例如，使用设计用于从铜和铜合金中去除锡的溶液。使用过程1200选择性地去除剩余的(例如，未反应的)晶种层材料123，以及铜126和Ti/TiW阻挡层122之间的先前扩散的青铜材料124减轻或避免在使用溅射的铜晶种层(未示出)的替代过程中发现的底切问题。

在图2中过程200在226处继续，其中去除暴露的阻挡层122。图13示出了使用选择性蚀刻过程1300的一个示例，其去除了触点结构132之间的阻挡层122的暴露部分。微电子器件制造过程200在228处以管芯切单(die singulate)(例如，将晶圆120分离成两个或更多个管芯)以及各单个微电子器件管芯的封装结束。图14示出了经历封装过程1400的一个示例封装微电子器件100，其使用焊料1404将键合线1402焊接到构造的触点结构132。图15示出了微电子器件100经历倒装芯片焊接过程1500的另一示例，其将构造的触点结构132焊接到倒装芯片衬底1502的导电焊盘或特征1504。

完成的微电子器件100可以包括其他特征，例如模制的或陶瓷封装材料、引线框架、焊料凸块等。图16示出了包括微电子器件100的示例集成电路(IC)1600。该示例包括键合线1402(例如，上面的图14)，其焊接在触点结构132和引线框架的电导体1602(例如，引线、引脚或焊盘)之间。示例IC 1600还包括模制的封装材料1604(例如，塑料)，其封装管芯120、触点结构132、键合线1402和部分电导体1602。示例电导体1602是IC引脚或焊盘，其可以被焊接到主印刷电路板(PCB，未示出)。

以上示例仅说明了本公开的各个方面的若干可能实施例，其中本领域技术人员在阅读和理解本说明书和附图时将想到等同的改变和/或修改。在所描述的实施例中修改是可能的，并且在权利要求的范围内，其他实施例也是可能的。