阅读说明：本技术 半导体元件及其制造方法 (Semiconductor element and its manufacturing method ) 是由 李文深 温晋炀 马瑞吉 陈星星 黄志豪 于 2018-05-16 设计创作，主要内容包括：本发明公开一种半导体元件及其制造方法。所述半导体元件包括绝缘层、半导体层、多个隔离结构、晶体管、第一接触窗、多个硅化物层以及保护层。绝缘层具有相对的正面与背面。半导体层配置在绝缘层的正面上。多个隔离结构配置在半导体层中。晶体管配置在半导体层上。第一接触窗配置在晶体管旁,且贯穿多个隔离结构中的一者及其下方的绝缘层。多个硅化物层分别配置在第一接触窗的底面上与晶体管的源极、漏极以及栅极上。保护层配置在第一接触窗与绝缘层之间。(The present invention discloses a kind of semiconductor element and its manufacturing method.The semiconductor element includes insulating layer, semiconductor layer, multiple isolation structures, transistor, the first contact hole, multiple silicide layers and protective layer.Insulating layer has opposite front and the back side.Semiconductor layer configures on the front of insulating layer.Multiple isolation structure configurations are in the semiconductor layer.Transistor configures on the semiconductor layer.First contact hole configures by transistor, and through one of multiple isolation structures and insulating layer below.Multiple silicide layers be arranged respectively on the bottom surface of the first contact hole on the source electrode of transistor, drain electrode and grid.Protective layer configures between the first contact hole and insulating layer.)

半导体元件及其制造方法

技术领域

本发明涉及一种集成电路及其制造方法，且特别是涉及一种半导体元件及其制造方法。

背景技术

随着对高性能电路的要求，传统块晶(bulk)金属氧化物半导体场效晶体管(MOSFET)结构因无法克服超短通道效应、寄生电容以及漏电流等问题，使得绝缘体上半导体(semiconductor-on-insulator，SOI)技术越来越受到瞩目。

在SOI技术中，MOSFET元件形成于半导体层上，半导体层与基底之间则具有埋入氧化(buried oxide，以下简称为BOX)层，其提供了许多优于传统块晶MOSFET元件的好处，例如SOI MOSFET元件具有较小的寄生电容，因此在电路操作中具有较佳的速度特性；由于埋入氧化层的存在，可防止闩锁(latch-up)效应；SOI MOSFET元件更因受短通道效应的影响较小，使得元件较易微缩(scaled down)。由于具有上述提升操作速度、高封装密度以及低功耗等优点，因此，可以想见SOI MOSFET元件将成为未来的主流元件结构。然而，SOIMOSFET元件仍有一些挑战需要克服。

发明内容

本发明提供一种半导体元件，其将硅化物层配置在背侧接触窗与背侧内连线之间，以解决背侧接触窗的金属损失的问题，且可大幅度地降低半导体元件的电荷效应(charging effect)。

本发明提供一种半导体元件的制造方法，其可简化制作工艺步骤并减少制作工艺时间(cycle time)，进而提升半导体元件的商业竞争力。

本发明提供一种半导体元件包括绝缘层、半导体层、多个隔离结构、晶体管、第一接触窗、多个硅化物层以及保护层。绝缘层具有相对的正面与背面。半导体层配置在绝缘层的正面上。多个隔离结构配置在半导体层中。晶体管配置在半导体层上。第一接触窗配置在晶体管旁，且贯穿多个隔离结构中的一者及其下方的绝缘层。多个硅化物层分别配置在第一接触窗的底面上与晶体管的源极、漏极以及栅极上。保护层配置在第一接触窗与绝缘层之间。

在本发明的一实施例中，所述多个隔离结构将所述半导体层分隔成多个半导体区域，所述晶体管配置在所述半导体层的所述多个半导体区域中的一者上。

在本发明的一实施例中，所述半导体元件还包括：层间介电层配置在所述半导体层上；多个第二接触窗配置在所述层间介电层中，以分别与所述晶体管的所述源极、所述漏极以及所述栅极电连接；以及第一内连线结构配置在所述层间介电层上，以分别与所述第一接触窗以及所述多个第二接触窗电连接。

在本发明的一实施例中，所述半导体元件还包括：第二内连线结构配置在所述绝缘层的所述背面上，并通过所述多个硅化物层中的一者与所述第一接触窗电连接。

在本发明的一实施例中，所述半导体元件还包括：第三接触窗配置在所述半导体层的所述多个半导体区域中的另一者上，且部分贯穿所述半导体层的所述多个半导体区域中的所述另一者。所述第二内连线结构通过配置在所述第三接触窗的底部处的所述多个硅化物层中的另一者与所述第三接触窗电连接。

在本发明的一实施例中，所述保护层自所述第一接触窗与所述绝缘层之间的空间延伸且覆盖所述多个隔离结构的顶面与所述半导体层的顶面。

在本发明的一实施例中，所述多个硅化物层的材料包括金属硅化物，所述金属硅化物包括硅化镍(NiSi)、硅化钴(CoSi)、硅化钛(TiSi)或其组合。

本发明提供一种半导体元件的制造方法，其步骤如下。提供具有绝缘层在上方的基底。在绝缘层的正面上形成半导体层。在半导体层中形成多个隔离结构。在半导体层上形成晶体管。形成第一开口，第一开口贯穿多个隔离结构中的一者及其下方的绝缘层，以暴露出基底的顶面。在第一开口的底面上形成第一硅化物层且同时在晶体管的源极、漏极以及栅极上分别形成多个第二硅化物层。在基底上共形地形成保护层。

在本发明的一实施例中，所述形成所述第一开口的步骤包括：在所述基底上形成硬掩模层；图案化所述硬掩模层，以暴露出所述多个隔离结构中的所述一者的顶面；以及以图案化的硬掩模层为掩模，移除所述多个隔离结构中的所述一者的一部分及其下方的所述绝缘层的一部分，以暴露出所述基底的所述顶面。

在本发明的一实施例中，在所述基底上共形地形成所述保护层之后，所述方法更包括：在所述保护层上形成层间介电层；在所述层间介电层与所述保护层中形成第二开口，以与所述第一开口连通；以及在所述第一开口与所述第二开口中形成第一接触窗。

在本发明的一实施例中，在所述层间介电层中形成所述第二开口的步骤包括：以所述保护层当作蚀刻停止层，移除所述层间介电层的一部分，以暴露出所述第一开口上的所述保护层；以及以所述第一硅化物层当作蚀刻停止层，移除所述第一开口的所述底面上的所述保护层，以暴露出所述第一硅化物层，使得残留的保护层以间隙壁的形式形成在所述第一开口的所述侧壁上。

在本发明的一实施例中，在所述层间介电层与所述保护层中形成所述第二开口的步骤中包括：同时在所述层间介电层与所述保护层中形成多个第三开口，以暴露出所述晶体管的所述源极、所述漏极以及所述栅极上的所述多个第二硅化物层。

在本发明的一实施例中，在所述第一开口与所述第二开口中形成所述第一接触窗的步骤中包括：同时在所述多个第三开口中形成多个第二接触窗。

在本发明的一实施例中，所述多个隔离结构将所述半导体层分隔成多个半导体区域，所述晶体管形成在所述半导体层的所述多个半导体区域中的一者上。

在本发明的一实施例中，在形成所述晶体管后，所述方法还包括：凹蚀所述半导体层的所述多个半导体区域中的另一者的一部分，以在所述半导体层的所述多个半导体区域中的所述另一者中形成凹陷；以及在所述第一开口的所述底面处形成所述第一硅化物层时，同时在所述凹陷中形成第三硅化物层。

在本发明的一实施例中，在所述层间介电层与所述保护层中形成所述第二开口时，所述方法包括在所述层间介电层与所述保护层中形成第四开口，以暴露出所述第三硅化物层的顶面。

在本发明的一实施例中，在所述第一开口与所述第二开口中形成所述第一接触窗时，所述方法包括在同时所述第四开口中形成第三接触窗。

在本发明的一实施例中，在所述第一开口与所述第二开口中形成所述第一接触窗之后，所述方法还包括：在所述层间介电层上形成第一内连线结构，以分别与所述第一接触窗以及第三接触窗电连接；移除所述基底，以暴露出所述绝缘层的背面与所述第一硅化物层的底面；以及在所述绝缘层的所述背面上形成第二内连线结构，以分别与所述第一接触窗以及第三接触窗电连接。

在本发明的一实施例中，移除所述基底的步骤包括：进行湿式蚀刻制作工艺，其包括使用含有氢氧化四甲基铵的蚀刻液。

在本发明的一实施例中，所述湿式蚀刻制作工艺对所述基底与所述第一硅化物层的蚀刻选择比大于150:1。

基于上述，本发明将硅化物层形成在第一接触窗与第二内连线之间，以解决第一接触窗的金属损失的问题。另外，硅化物层分别配置在第一接触窗与第二内连线之间以及第三接触窗与第二内连线之间，其可将第一内连线所累积的电荷导出，以大幅度地降低半导体元件的电荷效应。此外，本发明的半导体元件的制造方法可简化制作工艺步骤并减少制作工艺时间，进而提升半导体元件的商业竞争力。

为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合所附的附图作详细说明如下。

附图说明

图1A至图1H为本发明第一实施例所绘示的半导体元件的制造流程的剖面示意图；

图2A至图2H为本发明第二实施例所绘示的半导体元件的制造流程的剖面示意图。

具体实施方式

参照本实施例的附图以更全面地阐述本发明。然而，本发明也可以各种不同的形式体现，而不应限于本文中所述的实施例。附图中的层与区域的厚度会为了清楚起见而放大。相同或相似的标号表示相同或相似的元件，以下段落将不再一一赘述。

图1A至图1H为依照本发明第一实施例所绘示的半导体元件的制造流程的剖面示意图。在本实施例中，所述半导体元件可以是由射频(radio frequency，RF)SOI技术所制造的半导体元件，但本发明不以此为限。

请参照图1A，提供具有绝缘层102在上方的基底100。绝缘层102具有相对的正面102a与背面102b。绝缘层102的背面102b靠近且接触基底100。在一实施例中，基底100包括半导体基底，例如是硅基底。在一实施例中，绝缘层102的材料包括氧化物，例如是氧化硅层。绝缘层102的厚度介于至之间，其可例如是约

接着，在绝缘层102的正面102a上形成半导体层104。在一实施例中，半导体层104可包括外延层，例如是硅外延层。半导体层104的厚度介于至之间，其可例如是约在本实施例中，基底100、绝缘层102以及半导体层104的复合结构可视为SOI基底。

然后，在半导体层104中形成多个隔离结构106，以将半导体层106分隔成多个半导体区域(或有源区域)AR(以下称为有源区域AR)。在一实施例中，隔离结构106可例如是浅沟槽隔离(Shallow Trench Isolation，STI)结构，其材料包括绝缘材料，所述绝缘材料可以是氧化硅、氮化硅或其组合。隔离结构106的厚度介于至之间，其可例如是约

请参照图1A，在半导体层104的有源区域AR上形成晶体管200。具体来说，晶体管200包括掺杂区202、204、栅极结构206以及间隙壁208。栅极结构206配置在半导体区域中AR上。栅极结构206包括栅介电层206a与栅极206b。栅介电层206a配置在栅极206b与有源区域AR之间，以电性隔离栅极206b与有源区域AR。在一实施例中，栅介电层206a的材料包括氧化硅，其形成方法包括热氧化法或化学气相沉积法(chemical vapor deposition，CVD)。栅极206b的材料包括多晶硅，其形成方法包括CVD。间隙壁208配置在栅极结构206的两侧的有源区域AR上。间隙壁208的形成方法为本领域技术人员所熟知，于此便不再详述。掺杂区202、204分别配置在栅极结构206的两侧的有源区域AR中。掺杂区202、204的形成方法例如是以栅极结构206与间隙壁208为掩模，进行离子注入制作工艺，以将掺质注入有源区域AR中。在一实施例中，掺杂区202可以是源极；而掺杂区204可以是漏极。但本发明不以此为限，在其他实施例中，掺杂区202也可以是漏极；而掺杂区204则可以是源极。在一些实施例中，掺杂区202、204为同一导电型，举例来说，掺杂区202、204可以是N型导电型，使得晶体管200为N型晶体管。反之，掺杂区202、204也可以是P型导电型，使得晶体管200为P型晶体管。在替代实施例中，晶体管200包括射频晶体管，但本发明不以此为限。

然后，如图1A所示，在基底100上形成图案化的硬掩模层108。具体来说，先在基底100上形成硬掩模层(未绘示)，其共形地覆盖晶体管200、半导体层104的顶面以及隔离结构106的顶面。图案化所述硬掩模层，以暴露出隔离结构108的部分顶面。在一实施例中，图案化所述硬掩模层的步骤包括在基底100上形成光致抗蚀剂图案(未绘示)，之后，以所述光致抗蚀剂图案为掩模，移除部分所述硬掩模层。

接着，以图案化的硬掩模层108为掩模，进行蚀刻制作工艺，移除隔离结构106的一部分及其下方的绝缘层102的一部分，以形成第一开口10。第一开口10贯穿隔离结构106及其下方的绝缘层102，以暴露出基底100的顶面。在一实施例中，所述蚀刻制作工艺包括干式蚀刻制作工艺，例如是反应性离子蚀刻(Reactive Ion Etching，RIE)制作工艺。

需注意的是，在形成晶体管200之后，也可凹蚀半导体层104的有源区域AR的一部分，以在半导体层104的有源区域AR中形成凹陷12。如图1A所示，凹陷12部分贯穿半导体层104，使得凹陷12的底面与绝缘层102的顶面之间仍具有一距离。在一实施例中，凹陷12可形成在第一开口10形成之前。但本发明不以此为限，在其他实施例中，凹陷12也可形成在第一开口10形成之后。在替代实施例中，第一开口10的深度大于凹陷12的深度，但本发明不以此为限。

请参照图1A与图1B，在形成第一开口10与凹陷12之后，移除欲形成硅化物层的区域上的图案化的硬掩模层108，而保留不期望形成硅化物层的区域上的图案化的硬掩模层108。在一实施例中，所述欲形成硅化物层的区域可例如是有源区域，而所述不期望形成硅化物层的区域可例如是输入/输出(input/output，I/O)区域。由于，图1B的区域会形成硅化物层，因此，图1B的区域中的图案化的硬掩模层108被完全移除。

接着，请参照图1B，在第一开口10的底面上形成硅化物层110(也可称为第一硅化物层)，且同时在晶体管200的掺杂区202、204以及栅极结构206上分别形成硅化物层212、214、216(也可称为第二硅化物层)，并同时在凹陷12中形成硅化物层112(也可称为第三硅化物层)。在一实施例中，硅化物层110、112、212、214、216的材料包括金属硅化物，例如是硅化镍(NiSi)、硅化钴(CoSi)、硅化钛(TiSi)或其组合。硅化物层110、112、212、214、216的形成方法为本领域技术人员所熟知，于此便不再详述。值得注意的是，由于硅化物层仅会形成在含硅材料上，因此，硅化物层并不会形成在隔离结构106上。另外，凹陷12的侧壁与底面都为半导体层104所定义。因此，硅化物层112会形成在凹陷12的侧壁与底面上，以形成U型结构；而硅化物层110、212、214、216则是形成线型结构。另外，在形成硅化物层110、112、212、214、216之后，可移除覆盖在不期望形成硅化物层的区域上的图案化的硬掩模层108(未绘示在图1B中)。

请参照图1B与图1C，在基底100上共形地形成保护层114。保护层114共形地覆盖晶体管200、隔离结构106的顶面、第一开口10的表面以及凹陷12的表面。在一实施例中，保护层114的材料包括氮化物，例如是氮化硅、氮氧化硅或其组合。保护层114的形成方法包括CVD或原子层沉积法(atomic layer deposition，ALD)。

接着，在保护层114上形成层间介电层116。在一实施例中，层间介电层116的材料包括介电材料，例如是氧化硅、氮化硅、氮氧化硅或其组合。层间介电层116的形成方法包括CVD。如图1C所示，层间介电层116填入(或填满)第一开口10以及凹陷12，且覆盖晶体管200与隔离结构106的顶面。

请参照图1C与图1D，在层间介电层116与保护层114中同时形成第二开口14、第三开口18、20、22以及第四开口16。如图1D所示，第二开口14与第一开口10连通，且暴露出硅化物层110。第四开口16与凹陷12连通，且暴露出硅化物层112。第三开口18暴露出掺杂区202上的硅化物层212的一部分；第三开口20暴露出栅极结构206上的硅化物层216的一部分；暴露出掺杂区204上的硅化物层214的一部分。

具体来说，第二开口14、第四开口16以及第三开口18、20、22的形成步骤包括在层间介电层116上形成光致抗蚀剂图案(未绘示)。以所述光致抗蚀剂图案当作蚀刻掩模，并以保护层114当作蚀刻停止层，进行蚀刻制作工艺，以移除层间介电层116的一部分。在一实施例中，所述蚀刻制作工艺包括干式蚀刻制作工艺，例如是RIE制作工艺。

在进行所述蚀刻制作工艺之后，暴露出第一开口10、凹陷12上的保护层114，且暴露出硅化物层212、214、216上的部分保护层114。由于保护层114用以当作蚀刻停止层，因此，深度较浅的第三开口20可停在保护层114上，直到深度较深的第一开口10中的层间介电层116被完全移除。在此情况下，第二开口14、第三开口18、20、22以及第四开口16可具有不同的深度。

在形成第二开口14、第三开口18、20、22以及第四开口16之后，还包括以硅化物层110、112、212、214、216当作蚀刻停止层，移除第一开口10的底面上的保护层114、凹陷12上的保护层114以及硅化物层212、214、216上的部分保护层114。

值得一提的是，当第一开口10的宽度W1实质上等于或小于第二开口14的宽度W2时，第一开口10的侧壁上的保护层114不会完全被移除。如图1D所示，残留的保护层114可以间隙壁的形式形成在第一开口10的侧壁上。相似地，当凹陷12的宽度W3实质上等于或小于第四开口16的宽度W4时，残留的保护层114也可以间隙壁的形式形成在凹陷12的侧壁上。在一实施例中，第一开口10的宽度W1可介于至之间，其可例如是约第二开口14的宽度W2可介于1500至之间，其可例如是约凹陷12的宽度W3可介于至之间，其可例如是约与第四开口16的宽度W4可介于至之间，其可例如是约

请参照图1D与图1E，在第一开口10与第二开口14中形成第一接触窗124，且同时在第三开口18、20、22中形成第二接触窗118、120、122，并同时在凹陷12与第四开口16中形成第三接触窗126。如图1E所示，第一接触窗124配置在晶体管200旁的层间介电层116、保护层114以及隔离结构106中，而硅化物层110配置在第一接触窗124的底面。第二接触窗118通过硅化物层212与掺杂区202电连接；第二接触窗120通过硅化物层216与栅极结构206电连接；第二接触窗122通过硅化物层214与掺杂区204电连接。第三接触窗126配置在层间介电层116、保护层114中且部分贯穿半导体层104的有源区域AR，而硅化物层112配置在第三接触窗126的底部处。

具体来说，第一接触窗124、第二接触窗118、120、122以及第三接触窗126的形成步骤如下。将导体材料(未绘示)填入第一开口10、第二开口14、凹陷12、第四开口16以及第三开口18、20、22中，并覆盖层间介电层116。接着，进行平坦化制作工艺，以移除层间介电层116上的所述导体材料。在一实施例中，所述平坦化制作工艺可例如是化学机械研磨(chemical-mechanical polishing，CMP)制作工艺或回蚀刻制作工艺。在一实施例中，所述导体材料包括金属材料，例如是钨(W)、铝(Al)、铜(Cu)或其组合。

如图1E所示，第一接触窗124包括位于第一开口10中的下部124a与位于第二开口12中的上部124b。在一实施例中，上部124b的宽度W6大于或等于下部124a的宽度W5。上部124b的宽度W6与下部124a的宽度W5的比可例如是1.1至1.5。相似地，第三接触窗126包括位于凹陷12中的下部126a与位于第四开口16中的上部126b。在一实施例中，上部126b的宽度W8大于或等于下部126a的宽度W7。上部126b的宽度W8与下部126a的宽度W7的比可例如1.1至1.5。在替代实施例中，第二接触窗118、120、122可具有实质上垂直于基底100的顶面的侧壁。也就是说，各第二接触窗118、120、122可以是具有相同或一致宽度的圆柱体结构，但本发明不以此为限。

另外，如图1E所示，保护层114以间隙壁的形式配置在第一接触窗124与绝缘层102之间以及第一接触窗124与隔离结构106之间。详细地说，保护层114自第一接触窗124与绝缘层102之间的空间延伸且覆盖隔离结构106的顶面与半导体层104的顶面。另一方面，保护层114更延伸配置在第三接触窗126与凹陷12的侧壁上的硅化物层112之间。

请参照图1E与图1F，在层间介电层116上形成第一内连线结构130。具体来说，第一内连线结构130包括介电层132与线路结构134。线路结构134配置在介电层132中，以分别与第一接触窗124、第二接触窗118、120、122以及第三接触窗126电连接。在一实施例中，介电层132的材料包括介电材料，例如是氧化硅、氮化硅、氮氧化硅或其组合。在一实施例中，线路结构134的材料包括金属材料，例如是铝(Al)、铜(Cu)或其组合。

请参照图1F与图1G，在形成第一内连线结构130之后，更包括移除基底100，以暴露出绝缘层102的背面102b与硅化物层110的底面。具体来说，如图1G所示，将第一内连线结构130贴附在载体(未绘示)上，并将图1F的结构上下翻转。接着，进行湿式蚀刻制作工艺，以完全移除基底100。在一实施例中，所述湿式蚀刻制作工艺包括使用含有氢氧化四甲基铵(Tetramethylammonium Hydroxide，TMAH)的蚀刻液。所述湿式蚀刻制作工艺(即含有TMAH的蚀刻液)对于基底100具有高的蚀刻选择比。在一些实施例中，所述湿式蚀刻制作工艺对基底100与硅化物层110(或介电层102)的蚀刻选择比大于150:1。也就是说，在所述湿式蚀刻制作工艺期间会移除大量的基底100，而不会或是仅少量移除硅化物层110(或介电层102)。因此，硅化物层110可用以阻挡所述湿式蚀刻制作工艺损伤第一接触窗124，进而避免导致第一接触窗124的金属损失。

请参照图1G与图1H，在绝缘层102的背面102b上形成第二内连线结构140。具体来说，第二内连线结构140包括介电层142与线路结构144。线路结构144包括第一线路结构144a与第二线路结构144b。第一线路结构144a与第二线路结构144b都配置在介电层142中。第一线路结构144a通过硅化物层110与第一接触窗124电连接；而第二线路结构144b通过硅化物层112与第三接触窗126电连接。在一实施例中，介电层142的材料包括介电材料，例如是氧化硅、氮化硅、氮氧化硅或其组合。在替代实施例中，介电层142可以是单层结构或多层结构。在一实施例中，线路结构144的材料包括金属材料，例如是铝(Al)、铜(Cu)或其组合。

在形成第二内连线结构140之后，便完成了第一实施例的半导体元件1。具体来说，如图1H所示，半导体元件1将硅化物层110形成在第一接触窗124与第二内连线140之间，以阻挡所述湿式蚀刻制作工艺损伤第一接触窗124，进而避免导致第一接触窗124的金属损失。另外，硅化物层110配置在第一接触窗124与第二内连线140之间以及第三接触窗126与第二内连线140之间，其可将第一内连线130所累积的电荷导出，以大幅度地降低半导体元件1的电荷效应。此外，在上述半导体元件的制造方法中，硅化物层110、112、212、214、216是同时形成的，且第一接触窗124、第二接触窗118、120、122以及第三接触窗126也是同时形成的。因此，本发明的半导体元件1的制造方法可简化制作工艺步骤并减少制作工艺时间，进而提升半导体元件1的商业竞争力。

值得一提的是，虽然半导体元件1具有第一接触窗124与第三接触窗126当作背侧接触窗(backside contact)，以电连接第一内连线结构130与第二内连线结构140，但本发明不以此为限。在其他实施例中，半导体元件1也可只具有第一接触窗124当作背侧接触窗，或者是只具有第三接触窗126当作背侧接触窗。

图2A至图2H为依照本发明第二实施例所绘示的半导体元件的制造流程的剖面示意图。

请参照图2A与图2H，基本上，第二实施例的半导体元件2的制造方法与第一实施例的半导体元件1的制造方法相似，于此便不再赘述。上述两者不同之处在于：在层间介电层116与保护层114中同时形成第二开口14’与第四开口16’时，如图2D所示，第二开口14’的宽度W2’大于第一开口10的宽度W1，而第四开口16’的宽度W4’也大于凹陷12的宽度W3。如此一来，在以硅化物层110、112当作蚀刻停止层移除第一开口10的底面上的保护层114与凹陷12上的保护层114时，第一开口10的侧壁上与的凹陷12的侧壁上保护层114也被完全移除，如图2D所示。在此情况下，如图2E所示，填入第一开口10与第二开口14’中的第一接触窗124’的形状也与图1E的第一接触窗124的形状不同。在一实施例中，第一接触窗124’的上部124b’的宽度W6’与第一接触窗124’的下部124a’的宽度W5’的比介于1.3至2.0。相似地，如图2E所示，填入凹陷12与第四开口16’中的第三接触窗126’的形状也与图1E的第三接触窗126的形状不同。在替代实施例中，第三接触窗126’的上部126b’的宽度W8’与第三接触窗126’的下部126a’的宽度W7’的比介于1.3至2.0。

综上所述，本发明将硅化物层形成在第一接触窗与第二内连线之间，以解决第一接触窗的金属损失的问题。另外，硅化物层分别配置在第一接触窗与第二内连线之间以及第三接触窗与第二内连线之间，其可将第一内连线所累积的电荷导出，以大幅度地降低半导体元件的电荷效应。此外，本发明的半导体元件的制造方法可简化制作工艺步骤并减少制作工艺时间，进而提升半导体元件的商业竞争力。

虽然结合以上实施例公开了本发明，然而其并非用以限定本发明，任何所属技术领域中具有通常知识者，在不脱离本发明的精神和范围内，可作些许的更动与润饰，故本发明的保护范围应当以附上的权利要求所界定的为准。