阅读说明：本技术 集成电路芯片和集成电路 (IC chip and integrated circuit ) 是由 曹旺 陆健 张敏 高庆 于 2019-08-23 设计创作，主要内容包括：本发明实施例提供了一种集成电路芯片和集成电路。该集成电路芯片包括：内核结构、隔离区和多个压焊块,所述隔离区位于所述内核结构和多个压焊块之间；多个所述压焊块位于所述内核结构之外的一个指定区域中。本发明实施例提供的一种集成电路芯片和集成电路的技术方案中,由于多个压焊块位于内核结构之外的一个指定区域中,因此当多个压焊块之间静电放电时,放电电流不会通过内核结构,从而避免了对内核结构造成损伤。(The embodiment of the invention provides a kind of IC chip and integrated circuits.The IC chip includes: inner core, isolated area and multiple press welding blocks, and the isolated area is between the inner core and multiple press welding blocks；Multiple press welding blocks are located in a specified region except the inner core.In the technical solution of a kind of IC chip and integrated circuit provided in an embodiment of the present invention, since multiple press welding blocks are located in a specified region except inner core, therefore when static discharge between multiple press welding blocks, discharge current will not cause to damage by inner core so as to avoid to inner core.)

集成电路芯片和集成电路

【技术领域】

本发明涉及集成电路设计领域，尤其涉及一种集成电路芯片和集成电路。

【背景技术】

集成电路是一种微型电子器件或部件。采用一定的工艺，把一个电路中所需的晶体管、电阻、电容和电感等元件及布线互连一起，制作在一小块半导体晶片或介质基片上，制作完成后的晶片或基片通常称为集成电路芯片，集成电路芯片封装在一个管壳内，成为具有所需电路功能的集成电路。封装过程中采用金属丝把集成电路芯片上的压焊块和管壳上的金属管脚进行连接，以实现压焊块和金属管脚的电连接。

图1为现有技术中集成电路芯片的结构示意图，如图1所示，该集成电路芯片100包括内核结构21、隔离区22、压焊块23和输入输出口电源线28。多个压焊块23分为多组，每组压焊块23位于内核结构1的一侧，如图1所示，四组压焊块23分布于内核结构21的四周。内核结构21的每个侧边均设置有一组压焊块23，隔离区22位于该组压焊块23和内核结构21之间。输入输出口电源线28围绕内核结构21设置。现有技术中，压焊块23还可以位于内核结构21的两侧或者三侧。

现有技术中的方案至少存在如下技术问题：当位于内核结构21不同侧的压焊块23之间发生静电放电时，放电电流会通过内核结构21，从而对内核结构21造成损伤。

【

发明内容

】

有鉴于此，本发明实施例提供了一种集成电路芯片和集成电路，用于避免放电电流对内核电路造成损伤。

一方面，本发明实施例提供了一种集成电路芯片，包括：内核结构、隔离区和多个压焊块，所述隔离区位于所述内核结构和多个压焊块之间；

多个所述压焊块位于所述内核结构之外的一个指定区域中。

可选地，所述指定区域包括位于所述内核结构一侧的区域。

可选地，所述内核结构的一侧具备开口区域，所述开口区域包括所述指定区域。

可选地，所述内核结构具备镂空区域，所述镂空区域包括所述指定区域。

可选地，述镂空区域位于所述内核结构的中间位置。

可选地，其特征在于，多个所述压焊块沿所述内核结构的一个侧边所在方向延伸设置。

可选地，多个所述压焊块呈一列多行设置；或者，多个压焊块呈多列多行设置。

可选地，所述输入输出口电源线位于多个所述压焊块的正下方。

另一方面，本发明实施例提供了一种集成电路，包括管壳和上述集成电路芯片，所述集成电路芯片封装于所述管壳内；

所述管壳包括与多个所述压焊块对应设置的管脚，所述管脚与对应的压焊块通过连接线电连接。

可选地，多个所述管脚分布于所述集成电路芯片的两侧；

若多个所述压焊块呈一列多行设置时，位于所述集成电路芯片一侧的管脚依次与一列压焊块中的偶数个压焊块通过连接线电连接，位于所述集成电路芯片另一侧的管脚依次与该列压焊块中的奇数个压焊块通过连接线电连接。

本发明实施例提供的一种集成电路芯片和集成电路的技术方案中，由于多个压焊块位于内核结构之外的一个指定区域中，因此当多个压焊块之间静电放电时，放电电流不会通过内核结构，从而避免了对内核结构造成损伤。本发明实施例中，隔离区仅位于指定区域中的压焊块与内核结构之间，与现有技术中的隔离区位于内核结构的多个侧边相比，减小了隔离区的长度，进一步减小了隔离区占用集成电路芯片的面积，从而减小了集成电路芯片的整体面积，进而进一步降低了集成电路的制造成本。本发明实施例中，多个压焊块仅位于一个指定区域中，由于输入输出口电源线位于多个压焊块的正下方，因此与现有技术中输入输出口电源线围绕内核结构的四个侧边设置的方案相比，本实施例中减小了输入输出口电源线占用集成电路芯片的面积，从而减小了集成电路芯片的整体面积，进而进一步降低了集成电路的制造成本。

【附图说明】

为了更清楚地说明本发明实施例的技术方案，下面将对实施例中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其它的附图。

图1为现有技术中集成电路芯片的结构示意图；

图2为本发明实施例提供的一种集成电路芯片的结构示意图；

图3为本发明实施例提供的又一种集成电路芯片的结构示意图；

图4为本发明实施例提供的又一种集成电路芯片的结构示意图；

图5为本发明实施例提供的又一种集成电路芯片的结构示意图；

图6为本发明实施例提供的又一种集成电路芯片的结构示意图；

图7为本发明实施例中集成电路芯片的一种封装方式的示意图；

图8为本发明实施例中集成电路芯片的另一种封装方式的示意图。

【

具体实施方式

】

为了更好的理解本发明的技术方案，下面结合附图对本发明实施例进行详细描述。

应当明确，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其它实施例，都属于本发明保护的范围。

在本发明实施例中使用的术语是仅仅出于描述特定实施例的目的，而非旨在限制本发明。在本发明实施例和所附权利要求书中所使用的单数形式的“一种”、“所述”和“该”也旨在包括多数形式，除非上下文清楚地表示其他含义。

应当理解，本文中使用的术语“和/或”仅仅是一种描述关联对象的关联关系，表示可以存在三种关系，例如，A和/或B，可以表示：单独存在A，同时存在A和B，单独存在B这三种情况。另外，本文中字符“/”，一般表示前后关联对象是一种“或”的关系。

图2为本发明实施例提供的一种集成电路芯片的结构示意图，如图2所示，该集成电路芯片200包括：内核结构21、隔离区22和多个压焊块23，隔离区22位于内核结构21和多个压焊块23之间，多个压焊块23位于内核结构21之外的一个指定区域24中。

本发明实施例中，由于多个压焊块23位于内核结构21之外的一个指定区域24中，因此当多个压焊块23之间静电放电时，放电电流不会通过内核结构21，从而避免了对内核结构21造成损伤。

本发明实施例中，内核结构21可包括若干晶体管、电阻、电容等元件，以实现集成电路的特定功能。集成电路的优势就是可以集成极大数量的元件在同一块集成电路芯片200中。通常内核结构21占据集成电路芯片200大部分面积。

本发明实施例中，隔离区22是根据集成电路设计规则设计在集成电路芯片上输入输出口和内核结构21之间的一条或多条保护结构。输入输出口的电流较大，极易引起栓锁效应(Latch Up)，在集成电路内部触发大电流，使集成电路功能失常甚至烧毁，因此在集成电路芯片200中设置隔离区22，可有效防止集成电路功能失常甚至烧毁的现象。

本发明实施例中，压焊块23是一个裸露的金属区域。当将集成电路芯片200封装于管壳内，压焊块23与金属丝的一端键合，而金属丝的另一端键合在管壳的金属管脚上，从而实现集成电路内部和集成电路外部的电连接。

进一步地，该集成电路芯片200还包括输入输出口电源线，该输入输出口电源线用于为集成电路芯片200上位于压焊块23下方的各个输入输出口结构提供电源，并为位于压焊块23下方的的静电放电(ESD)保护结构提供电流泄放通道。输入输出口电源线与压焊块23位于不同层，例如，输入输出口电源线可位于多个压焊块23的正下方。输入输出口电源线可包括至少一条第一电源线和至少一条第二电源线。其中，第一电源线可以为VDD线，第一电源线上加载高电平信号；第二电源线可以为GND线，第二电源线上加载低电平信号。进一步地，该集成电路芯片还可以包括功能器件，功能器件可位于压焊块的正下方，输入输出口电源线可与功能器件电连接，功能器件与压焊块电连接。其中，功能器件可包括静电放电(Electro-Static discharge，简称ESD)保护器件和/或驱动器件，例如，驱动器件可以为金属-氧化物半导体场效应晶体管(Metal-Oxide-Semiconductor Field-EffectTransistor，简称MOS管)，该MOS管可以为NMOS管或者PMOS管，MOS管的源极与第一电源线或第二电源线电连接，MOS管的漏极与压焊块23电连接，此时，第一电源线或第二电源线可与MOS管的源极同层设置。特别地，当一压焊块23为第一电源线压焊块时，第一电源线直接与第一电源线压焊块电连接；当一压焊块23为第二电源线压焊块时，第二电源线直接与第二电源线压焊块电连接。需要说明的是：输入输出口电源线和功能器件在图2中未具体画出。

本发明实施例中，指定区域24包括位于内核结构21一侧的区域。指定区域24可以为位于内核结构21的任意一侧的区域。如图2所示，内核结构21的形状为矩形，则内核结构21具备四个侧边，指定区域24可以为位于内核区域21的四个侧边中任意一侧的区域。图2中的内核结构21的形状为规则形状，在实际应用中，内接结构21还可以为异形结构，此种情况在本实施例中不再具体描述。

本发明实施例中，可根据设置的压焊块23的数量，确定指定区域24的位置。当压焊块23的数量较多时，因此指定区域24可以为位于内核结构21的长度最长的一个侧边的区域，以满足压焊块23占用面积较大的需求。

本发明实施例中，指定区域24沿内核结构21的一个侧边所在方向延伸设置，则位于指定区域24中的多个压焊块23沿内核结构21的一个侧边所在方向延伸设置。例如，如图2所示，多个压焊块23呈一列多行设置，减小了多个压焊块23的占用面积，从而进一步减小了集成电路芯片200的整体面积。

本发明实施例中，为避免集成电路功能失常甚至烧毁的现象出现，隔离区22的宽度需要大于最小设定宽度。而隔离区22的长度则根据集成电路芯片200的布局有所不同，如图2所示，由于多个压焊块23位于一个指定区域中，因此隔离区22仅设置于指定区域24和内核结构21之间，与现有技术相比，减小了隔离区22的长度，从而进一步减小了隔离区22占用集成电路芯片200的面积，进而进一步降低了集成电路的制造成本。

本发明实施例中，由于多个压焊块位于内核结构一侧的指定区域中，因此当多个压焊块之间静电放电时，放电电流不会通过内核结构，从而避免了对内核结构造成损伤。本发明实施例中，隔离区仅位于指定区域中的压焊块与内核结构之间，与现有技术中的隔离区位于内核结构的多个侧边相比，减小了隔离区的长度，进一步减小了隔离区占用集成电路芯片的面积，从而减小了集成电路芯片的整体面积，进而进一步降低了集成电路的制造成本。本发明实施例中，多个压焊块仅位于一个指定区域中，由于输入输出口电源线位于多个压焊块的正下方，因此与现有技术中输入输出口电源线围绕内核结构的四个侧边设置的方案相比，本实施例中减小了输入输出口电源线占用集成电路芯片的面积，从而减小了集成电路芯片的整体面积，进而进一步降低了集成电路的制造成本。本发明实施例中，压焊块的一列多行设置的方式，还可以提供压焊块与管脚之间的连接线布线的灵活性。

图3为本发明实施例提供的又一种集成电路芯片的结构示意图，如图3所示，本实施例与上述图2中实施例的区别在于：本实施例中，多个压焊块23呈多列多行设置。

本发明实施例中，多个压焊块23的排列方式可根据压焊块23的数量和集成电路芯片200的整体布局进行设置。例如，当压焊块23的数量较多时，可在指定区域24中将压焊块23按照多列多行的排列方式进行设置。如图3所示，多个压焊块23呈两列多行设置。

本发明实施例中，多个压焊块呈多列多行设置，从而满足了不同设计结构的集成电路芯片的需求，提高了集成电路芯片设计的灵活性。

图4为本发明实施例提供的又一种集成电路芯片的结构示意图，如图4所示，本实施例与上述图2中实施例的区别在于：本实施例中，内核结构21的一侧具备开口区域25，该开口区域25包括指定区域24。

本实施例中，多个压焊块23可按照图2中的一列多行的排列方式设置，或者多个压焊块23可按照图3中的多列多行的排列形式设置。

本实施例中，由于隔离区22位于内核结构21和多个压焊块23之间，因此隔离区22也位于开口区域25中。

图5为本发明实施例提供的又一种集成电路芯片的结构示意图，如图5所示，本实施例与上述图4中实施例的区别在于：本实施例中开口区域29具备两个侧边，而图4中的开口区域29具备三个侧边。

对本实施例中集成电路芯片的其余描述可参见图4中的实施例，此处不再赘述。

图6为本发明实施例提供的又一种集成电路芯片的结构示意图，如图6所示，本实施例与上述图2中实施例的区别在于：本实施例中，内核结构21具备镂空区域26，镂空区域26包括指定区域24。

由于镂空区域26位于内核结构21的中间位置，而指定区域24位于镂空区域26中，因此多个压焊块23位于内核结构21中的中间位置。

本实施例中，多个压焊块23可按照图2中的一列多行的排列方式设置，或者多个压焊块23可按照图3中的多列多行的排列形式设置。

本实施例中，由于隔离区22位于内核结构21和多个压焊块23之间，因此隔离区22也位于镂空区域26中。

本发明实施例提供了一种集成电路，该集成电路包括管壳和集成电路芯片，集成电路芯片封装于管壳内，管壳包括与多个压焊块对应设置的管脚，管脚与对应的压焊块通过连接线电连接。

本实施例中，集成电路芯片可采用上述图2至图6中的任一实施例中的集成电路芯片，此处不再重复描述。

本实施例中，连接线可以为金属丝。

本实施例中可采用不同的封装方式对集成电路芯片进行封装。

图7为本发明实施例中集成电路芯片的一种封装方式的示意图，如图7所示，本实施例中，多个管脚分布于集成电路芯片200的两侧。其中，图7中以16个压焊块23为例进行描述，则管壳中设置了16个管脚，其中，管脚1至管脚8设置于集成电路芯片200的一侧，管脚9至管脚16位于集成电路芯片200的另一侧。

如图7所示，多个压焊块23呈一列多行设置，位于集成电路芯片200一侧的管脚依次与一列压焊块23中的偶数个压焊块通过连接线27电连接，位于集成电路芯片200另一侧的管脚依次与该列压焊块23中的奇数个压焊块23通过连接线27电连接。例如，管脚1与第2个压焊块3通过连接线27电连接，管脚2与第4个压焊块23通过连接线27电连接，以此类推；管脚16与第1个压焊块23通过连接线27电连接，管脚15与第3个压焊块23通过连接线27电连接，以此类推。

在实际应用中，多个管脚还可以分布于集成电路芯片200的四周，例如，多个管脚可分布于集成电路芯片200的四侧。上述情况在图中未具体画出。

图8为本发明实施例中集成电路芯片的另一种封装方式的示意图，如图8所示，图8中的封装方式与图7中的封装方式的区别在于：图8中的连接线7并非交替从集成电路芯片200的两侧引出，而是位于集成电路芯片200的管脚与一列压焊块23中的任意对应的压焊块23通过连接线27电连接，位于集成电路芯片200另一侧的管脚依次与该列压焊块23中的其余对应的压焊块23通过连接线27电连接。

如图8所示，例如，管脚1与第3个压焊块23通过连接线27电连接，管脚2与第4个压焊块23通过连接线27电连接，管脚3与第6个压焊块23通过连接线27电连接，管脚4与第8个压焊块23通过连接线27电连接，管脚5与第10个压焊块23通过连接线27电连接，管脚6与第14个压焊块23通过连接线27电连接，管脚7与第15个压焊块23通过连接线27电连接，管脚8与第16个压焊块23通过连接线27电连接；管脚16与第1个压焊块23通过连接线27电连接，管脚15与第2个压焊块23通过连接线27电连接，管脚14与第5个压焊块23通过连接线27电连接，管脚13与第7个压焊块23通过连接线27电连接，管脚12与第9个压焊块23通过连接线27电连接，管脚11与第11个压焊块23通过连接线27电连接，管脚10与第12个压焊块23通过连接线27电连接，管脚9与第13个压焊块23通过连接线27电连接。

图7和图8采用的不同的封装方式对集成电路芯片进行封装，图7中连接线27交替从集成电路芯片200的两侧引出，而图8中连接线27从集成电路芯片200的两侧任意引出，因此，本发明实施例提供了封装过程中连接线布线的灵活性。本实施例提供的封装方式可灵活改变集成电路管脚的排列顺序，无需改变现有的印刷线路板(Printed Circuit Board，简称PCB)。

本发明实施例提供的集成电路的技术方案中，由于多个压焊块位于内核结构之外的一个指定区域中，因此当多个压焊块之间静电放电时，放电电流不会通过内核结构，从而避免了对内核结构造成损伤。本发明实施例中，隔离区仅位于指定区域中的压焊块与内核结构之间，与现有技术中的隔离区位于内核结构的多个侧边相比，减小了隔离区的长度，进一步减小了隔离区占用集成电路芯片的面积，从而减小了集成电路芯片的整体面积，进而进一步降低了集成电路的制造成本。本发明实施例中，多个压焊块仅位于一个指定区域中，由于输入输出口电源线位于多个压焊块的正下方，因此与现有技术中输入输出口电源线围绕内核结构的四个侧边设置的方案相比，本实施例中减小了输入输出口电源线占用集成电路芯片的面积，从而减小了集成电路芯片的整体面积，进而进一步降低了集成电路的制造成本。

以上所述仅为本发明的较佳实施例而已，并不用以限制本发明，凡在本发明的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本发明保护的范围之内。