具体实施方式

本公开涉及集成电路，更具体地涉及用于保护集成电路的主动式x射线攻击预防装置及操作方法。更具体地，本公开提供了一种掩埋图案化金属层，以防止扫描电子显微镜(SEM)利用背面攻击来入侵芯片。通过实现本文公开的装置，当存在来自扫描电子显微镜(SEM)的背面攻击时，电路可以检测出掩埋图案化金属层中的电阻变化并生成篡改信号以改变电路操作。因此并有利地，通过实现本文公开的装置，该装置可以防止主动式x射线攻击确定电路设计的功能状态并且防止关键技术和知识产权被盗。

在已知电路中，对电路的攻击和/或分析是通过跨裸片(die)扫描芯片的背面发生的。该攻击和/或分析可以捕获器件的功能，然后该器件能够被重构。例如，可以通过使用光电发射(PE)、电光频率调制或激光电压技术执行主动和被动的光学探测来完成分析。为了避免对电路的攻击和/或分析，可以使用电荷陷阱逻辑结构；然而，在这种类型的电路中，攻击和/或分析可能在绕过电荷陷阱器件之后发生。此外，封装屏蔽可以防止对电路的攻击和/或分析；然而，封装屏蔽容易被篡改。与此形成对比，本发明提供了一种掩埋金属层，当存在来自SEM的背面攻击时，该掩埋金属层用于生成篡改信号以改变电路操作。特别地，本公开包括防止x射线穿过到达功能电路的掩埋金属层。

在本公开的实施例中，集成电路包括形成在晶片正面上的有源和无源器件。此外，图案化金属掩埋在掩埋氧化物层(BOX)与晶片之间。集成电路中的接触提供了从图案化金属到晶片正面的电连接。此外，集成电路包括逻辑电路，该逻辑电路检测图案化金属中的电阻变化并生成篡改信号以改变电路操作。有利地，本公开在使用与掩埋图案化金属或背面图案化金属的体接触的同时，防止了x射线穿透到芯片。集成电路检测掩埋图案化金属或背面图案化金属的任何电阻变化，此变化指示用于去除掩埋金属的篡改。

本公开的装置可以使用多种不同的工具，以多种方式来制造。然而，一般地，方法和工具被用来形成具有微米和纳米级尺寸的结构。已经根据集成电路(IC)技术采用了用于制造本公开的装置的方法(即，技术)。例如，这些结构建立在晶片上，并在借助晶片顶部上的光刻工艺而图案化的材料膜中实现。具体地，装置的制造使用三个基本构造块：(i)在衬底上沉积材料薄膜；(ii)通过光刻成像在膜顶部上施加图案化掩模；以及(iii)对掩模有选择性地蚀刻膜。

图1示出了除其他特征之外的体接触以及相应的制造工艺。图1的结构100可以代表绝缘体上半导体(SOI)技术。更具体地，在图1中，结构100包括衬底115，衬底115包括绝缘体上硅(SOI)技术。在SOI技术中，衬底115包括接合或附接到绝缘层130的半导体材料120，并且绝缘层130接合到处理晶片140。可以使用晶片接合技术和/或其他合适的方法将半导体材料120接合到绝缘层130。在实施例中，处理晶片140和半导体材料120可以由任何合适的材料组成，其中包括但不限于Si、SiGe、SiGeC、GaAs、InAs、InP以及其他III/V或II/VI族化合物半导体。绝缘层130也可以通过任何合适的工艺形成，例如注氧隔离(SIMOX)、氧化、沉积和/或其他合适的工艺。绝缘体层130包括任何合适的材料，其中包括氧化硅、蓝宝石或其他合适的绝缘材料和/或其组合。示例性绝缘体层130可以是掩埋氧化物层(BOX)。在实施例中，半导体材料120和绝缘体层130的深度为约100纳米；然而，本文也预期其他尺寸。

仍然参考图1，器件160形成在半导体材料120内或半导体材料120上。器件160可以是有源或无源器件。例如，器件160可以是晶体管、电阻器、电容器、它们的组合等。后段制程(BEOL)层110通过常规沉积工艺(例如化学气相沉积(CVD)工艺)沉积在半导体材料120上。在实施例中，BEOL层110是整个后段堆叠(stack)，其包括用于包括电感器、电阻器和电容器的布线的金属和过孔的堆叠。

图1还示出了通过本领域技术人员公知的常规光刻、蚀刻和沉积方法形成的多个接触150。例如，使BEOL层110之上形成的抗蚀剂暴露于能量(光)下以形成图案(开口)。使用具有选择性化学作用的蚀刻工艺(例如反应离子蚀刻(RIE))，通过抗蚀剂的开口在BEOL层110、半导体材料120和绝缘层130中形成延伸到处理晶片140中的一个或多个沟槽。在另一实施例中，使用具有选择性化学作用的蚀刻工艺(例如反应离子蚀刻(RIE))，通过抗蚀剂的开口在前段制程(FEOL)中形成穿过半导体材料120和绝缘层130延伸到处理晶片140中的一个或多个沟槽。在通过常规氧灰化工艺或其他已知的剥离剂去除抗蚀剂之后，金属材料可以沉积在这些沟槽内以形成多个接触150，例如体接触。在实施例中，除其它材料之外，金属材料可以是通过任何常规沉积工艺(例如CVD工艺)沉积的铝或钨(例如WSi)或铜以及其他材料。可以通过常规化学机械抛光(CMP)工艺去除BEOL层110的表面上的任何残留材料。

在图2中，通过常规接合工艺将临时处理晶片170附接到BEOL层110上。例如，可以通过接触接合或热压接合将临时处理晶片170接合到BEOL层110上。接触接合使用涂覆在载体晶片上的液体状可固化粘合剂层；而热压工艺包括加热并向两个连接体施加热和机械压力。

在图3中，图2的结构翻转过来，例如倒置，并通过包括机械抛光、去接合(debond)或其他已知工艺的常规工艺移除处理晶片140。处理晶片140的移除将暴露出绝缘体层130(即，BOX层)和体接触150。在绝缘体层130(即，BOX层)的暴露背面上形成背面图案化金属层180(即，掩埋图案化金属层180)，该背面图案化金属层180与体接触150接触。特别地，背面图案化金属层180的图案具有防止SEM检测到图案上方器件的尺寸。

在实施例中，可以通过常规沉积方法沉积背面图案化的金属层180的金属材料，然后执行图案化工艺(例如光刻和蚀刻)以形成不同的图案。处理晶片190通过常规技术附接或沉积在背面图案化金属层180之上，这些常规技术是如本文所述的并且是本领域技术人员公知的，因此不需要进行进一步说明。

在图4中，通过常规去接合技术去除临时处理晶片170。例如，去接合可以通过机械力提供，例如解理，也可通过其他去接合技术提供，这些其他去接合技术是本领域普通技术人员公知的，因此不需要进一步说明来完全理解本公开。

通过实现本文所述的工艺，在绝缘体层130(即，BOX层130)与处理晶片190之间提供背面图案化金属层180。图4中的集成电路100不需要硅通孔(TSV)。此外，在图4中，具有体接触150的掩埋图案金属化层(即，背面图案化金属层180)可以连接到逻辑电路(可以由任何器件160表示)。逻辑电路160可用于检测背面图案化金属层180的任何篡改。例如，任何去除处理晶片190和背面图案化金属层180的尝试都会导致逻辑电路测量到更高的电阻，这将触发篡改信号。用于检测电阻变化的逻辑电路160可以是任何已知的电路设计。

图5示出了背面金属图案的代表图表。在图5中，背面金属图案180包括体接触150，体接触150被放置在背面金属图案180的不同距离和位置处，以测量背面图案化金属层180的电阻。在图5的图案中，背面图案化金属层180为蛇形(serpentine)图案。但是本文中也预期其他图案。图案优选地应使器件及其功能被屏蔽而免受攻击。例如，图案可以是同心形状(例如圆形、矩形、八边形等)、不同形状(例如圆形、矩形、八边形等)的螺旋构造，相邻线之间的间距或间隔的大小可被设定为防止背面监视。以此方式，背面图案化金属层180将防止X射线穿透处理晶片190的背面，并且，对图案化的任何篡改都会改变背面图案化金属层180的电阻。电阻变化将是篡改的警报，此时可使器件无效。

在另外的实施例中，蛇形形状可沿着蛇形结构的长度具有多个感测分接头(tap)(例如，体接触150)。这样，便不能使用外部电阻器来绕过集成电路(即，集成电路100)。此外，可以将一系列这些蛇形(或其他形状)的图案化金属结构添加到芯片上以防止局部攻击。在另外的一些实施例中，为了补偿作为温度的函数的电阻变化(即，相对于黑客入侵尝试)，可以使用若干电阻器进行比较。例如，如果这些电阻器的所有电阻都增加(在已知的容差内)，则最有可能是由于热变化而不是黑客入侵/篡改尝试。但是，如果这些电阻器中的至少一个增加到超出已知的容差，而其他电阻器保持稳定或仅在已知的容差内增加，则最有可能是由于黑客入侵/篡改尝试，而不是由于热变化。

图6至图9示出了根据本公开的方面的具有背面金属的硅通孔(TSV)方法。在图6中，结构100a包括体硅晶片305，该体硅晶片305上生长有硅锗(SiGe)堆叠320。具体地，SiGe材料320可以是10-20％的Ge和80-90％的Si。SiGe材料320可以是100纳米或更厚以用作标记层(例如蚀刻停止层)，体晶片310可以是约100微米；然而本文中可以预期其他尺寸。在实施例中，半导体材料310沉积(例如生长)在SiGe材料320上。在实施例中，半导体材料310可以是单晶Si材料；但是也可以预期这里所述的其他半导体材料。在另外的实施例中，可以通过基于最终的晶片厚度执行蚀刻来去除SiGe堆叠320。

在图7中，通过常规沉积工艺(例如CVD工艺)将后段制程(BEOL)层110沉积在半导体材料310上。在实施例中，BEOL层110是整个后段堆叠，其包括用于包括电感器、电阻器和电容器的布线的金属和过孔的堆叠。此外，器件160形成在被BEOL层110围绕的半导体材料310上。器件160可以是本文所述的有源或无源器件。

图7还示出了通过常规光刻、蚀刻和沉积方法形成的多个硅通孔(TSV)接触330，这些方法是本领域技术人员公知的，因此不需要进行进一步说明来理解本公开。TSV接触330可以穿过BEOL层110、半导体材料310、SiGe材料320延伸到晶片305中。作为示例，TSV 330可以具有约100微米的深度；然而本文中也预期其他尺寸。

在图8中，将晶片305减薄至SiGe材料320的深度。由于晶片305与SiGe材料320之间的材料选择性，SiGe材料320可用作蚀刻停止层。在图9中，在去除SiGe材料320之后，暴露出TSV 330，在半导体材料310的背面上形成背面图案化金属层180(和晶片190)，其中背面图案化金属层180与TSV接触330电接触。

在替代实施例中，SiGe材料320可保留在半导体材料310上，如图9中的虚线代表性地所示。在该实施例中，背面图案化金属层180(即，掩埋图案化金属层180)形成在SiGe材料320的背面上，与TSV接触330电接触。在任何实施例中并且如前所述，晶片背面上的金属化将防止扫描电子显微镜/透射电子显微镜(SEM/TEM)电子到达器件160。

可以在片上系统(SoC)技术中利用主动式x射线攻击预防装置的金属层。本领域技术人员应当理解，SoC是将电子系统的所有组件集成在单个芯片或衬底上的集成电路(也称为“芯片”)。由于组件集成在单个衬底上，因此与具有等效功能的多芯片设计相比，SoC消耗的功率少得多，占用的面积也小得多。因此，SoC正成为移动计算(例如智能手机)和边缘计算市场中的主导力量。SoC也常用于嵌入式系统和物联网。

上述结构和方法用于集成电路芯片的制造。所得到的集成电路芯片可以由制造商以原始晶片形式(即，作为具有多个未封装芯片的单个晶片)，作为裸芯或以封装形式分发。在后一种情况下，芯片以单芯片封装(例如塑料载体，其引线固定到主板或其它更高级别的载体)或多芯片封装(例如陶瓷载体，其具有表面互连和/或掩埋互连)的形式被安装。在任何情况下，芯片然后与其它芯片、分立电路元件和/或其它信号处理器件集成，作为(a)中间产品(例如主板)或(b)最终产品的一部分。最终产品可以是包括集成电路芯片的任何产品，从玩具和其它低端应用到具有显示器、键盘或其它输入设备以及中央处理器的高级计算机产品。

本公开的各种实施例的描述已经出于说明的目的给出，但并非旨在是穷举的或限于所公开的实施例。在不脱离所描述的实施例的范围和精神的情况下，许多修改和变化对于本领域普通技术人员将是显而易见的。本文中所用术语的选择旨在最好地解释各实施例的原理、实际应用或对市场中发现的技术的技术改进，或者使本技术领域的其他普通技术人员能够理解本文公开的实施例。