具体实施方式

以下描述了组件和配置的具体范例，以简化本公开的实施例。当然，这些实施例仅用以例示，并非意图限制本公开的范围。举例而言，在叙述中第一部件形成于第二部件之上，可能包含形成第一和第二部件直接接触的实施例，也可能包含额外的部件形成于第一和第二部件之间，使得第一和第二部件不会直接接触的实施例。另外，本公开的实施例可能在许多范例中重复参照标号及/或字母。这些重复的目的是为了简化和清楚，除非内文中特别说明，其本身并非代表各种实施例及/或所讨论的配置之间有特定的关系。

此外，为易于说明，本文中可能使用例如“之下(beneath)”、“下面(below)”、“下部的(lower)”、“上方(above)”、“上部的(upper)”等空间相对关系用语来阐述图中所示的一个元件或特征与另一(其他)元件或特征的关系。所述空间相对关系用语旨在除图中所示出的取向外亦囊括元件在使用或操作中的不同取向。所述装置可具有其他取向(旋转90度或处于其他取向)且本文中所用的空间相对关系描述语可同样相应地进行解释。

图1为依据本公开一些实施例中一种半导体元件100a的布局图。如图1所示，依据一些实施例，半导体元件100a包括多个接合垫175，设置在一半导体基底101上。更特别是，多个接合垫175沿着半导体基底101的一外周围区设置，而该外周围区围绕半导体基底101的一中心区设置。在一些实施例中，多个晶体管设置在该中心区中，而多个接合垫175用于将多个晶体管经由线接合(wire bonding)而电性连接到多个外部元件。

图2为依据本公开一些实施例中该半导体元件100a沿图1的剖线I-I’的剖视示意图。在一些实施例中，半导体元件100a包括一有源区，由在半导体基底101中的多个绝缘结构103所界定，其中多个源极/漏极区105以及一栅极结构111形成在该有源区中。依据一些实施例，栅极结构111嵌设在半导体基底101中，并位于多个源极/漏极区105之间。然而，在一些其他实施例中，栅极结构111形成在半导体基底101上。再者，栅极结构111可包括一栅极电极109以及一栅极介电层107，栅极介电层107围绕并覆盖栅极电极109的底表面。

此外，半导体元件100a包括一内连接结构(interconnection structure)，位于接合垫175与半导体基底101之间。依据一些实施例，内连接结构嵌设在介电层113、129、133、149、153、159、163中，而如图2所示，介电层113、129、133、149、153、159、163从下到上堆叠设置。在一些实施例中，多个导电通孔125形成在介电层113中，多个阻挡层123覆盖多个导电通孔125的各侧壁与各底表面，多个第二内间隙子121覆盖多个阻挡层123的各侧壁，而多个气隙130则形成在多个第二内间隙子121与介电层113之间。

在一些实施例中，多个导电结构135形成在介电层129与介电层133之间。特别是，介电层129围绕多个导电结构135的各下部，而介电层133围绕多个导电结构135的各上部。在一些实施例中，多个导电通孔141’与多个介电部145形成介电层149中，而多个气隙150形成在多个导电通孔141’与介电层149之间。特别是，依据一些实施例，多个气隙150围绕多个导电通孔141’设置，而多个介电部145覆盖多个气隙150设置。

再者，在一些实施例中，形成一导电通孔165，其中导电通孔165穿经介电层153、159、163以及介电部145。在一些实施例中，介电层133、153、163的硅含量，大于介电层113、129、149、159的硅含量。举例来说，介电层133、153、163包含富含硅的氧化物(silicon-richoxide，SRO)，其具有一低吸湿率(low moisture absorption rate)。因此，介电层133、153、163可保护下层结构避免被外部湿气所污染。

仍请参考图2，在一些实施例中，一阻挡层171形成在接合垫175与上述内连接结构之间，而一抗反射涂布层(anti-reflective coating layer)177形成在接合垫175上。在一些实施例中，阻挡层171的各侧壁、接合垫175的各侧壁175S以及抗反射涂布层177的各侧壁对准，而多个第二间隙子181’与多个第三间隙子185’形成在阻挡层171、接合垫175以及抗反射涂布层177的各侧壁上。在一些实施例中，第三间隙子185’的一最底表面第三间隙子185’B齐平于或高于第二间隙子181’的一最底表面第二间隙子181’B

特别是，依据一些实施例，多个第二间隙子181’覆盖阻挡层171的各侧壁与接合垫175的各侧壁175S，而多个第三间隙子185’形成在多个第二间隙子181’上。在一些实施例中，多个第三间隙子185’覆盖抗反射涂布层177的各侧壁。应当理解，依据一些实施例，接合垫175的各侧壁175S直接接触多个第二间隙子181’。

在一些实施例中，半导体元件100a还包括钝化层189与193，保型地覆盖介电层163、多个第三间隙子185’以及抗反射涂布层177，且经由钝化层189与193而部分暴露抗反射涂布层177的一顶表面177T。一导电凸块195形成在抗反射涂布层177的顶表面177T上，并延伸在钝化层189与193上。

应当理解，在一些实施例中，钝化层193形成在钝化层189上，而钝化层193的硅含量大于钝化层189的硅含量(例如钝化层193包含富含硅的氧化物(SRO))，以使钝化层193可保护下层结构避免被外部湿气污染。据此，依据一些实施例，导电凸块195直接接触抗反射涂布层177的顶表面177T，而钝化层189与193围绕导电凸块195的一下部设置。

仍请参考图2，接合垫175可经由阻挡层171以及内连接结构而电性连接到其中一源极/漏极区105，而该内连接结构包括导电通孔165、导电通孔141’、导电结构135以及导电通孔125。请参考图1及图2，接合垫175可经由抗反射涂布层177、导电凸块195以及其他线接合部件而电性连接到多个外部元件。

应当理解，由于位于接合垫175的各侧壁175S上的多个间隙子(例如多个第二间隙子181’及/或多个第三间隙子185’)的存在，所以可避免由在接合垫175与导电凸块195之间的未对准(misalignment)所造成接合垫175与邻近接合垫之间的短路。因此，可改善整体元件效能，并可提升半导体元件100a的良率。再者，由于介电层133、153、163以及钝化层193可包含富含硅的氧化物(SRO)，因此可保护半导体元件100a避免被外部湿气污染。

图3为依据本公开一些实施例中一种半导体元件(例如图2所示的半导体元件100a或者是图22所示的另一半导体元件100b)的制备方法10的流程示意图，其中依据一些实施例，该制备方法10包括步骤S11、S13、S15、S17、S19、S21、S23。图3所示的步骤S11至S23结合下列图示一起描述。

图4至图19为依据本公开一些实施例中制备半导体元件100a的各中间阶段该半导体元件100a沿图1的剖线I-I’的剖视示意图。

请参考图4，提供半导体基底101。半导体基底101可为一半导体晶片，例如一硅晶片。另外或此外，半导体基底101可包含元素型(elementary)半导体材料、化合物半导体材料及/或合金半导体材料。元素型半导体材料的例子可包括结晶硅(crystal silicon)、多晶硅(polycrystalline silicon)、非晶硅(amorphous silicon)、锗及钻石，但并不以此为限。化合物半导体材料的例子可包括碳化硅(silicon carbide)、砷化镓(galliumarsenic)、磷化镓(gallium phosphide)、磷化铟(indium phosphide)、砷化铟(indiumarsenide)及锑化铟(indium antimonide)，但并不以此为限。合金半导体材料的例子可包括硅锗(SiGe)、镓砷磷(GaAsP)、铝铟砷(AlInAs)、铝镓砷(AlGaAs)、镓铟砷(GaInAs)、镓铟磷(GaInP)及/或镓铟砷磷(GaInAsP)，但并不以此为限。

在一些实施例中，半导体基底101包括一外延层。举例来说，半导体基底101具有一外延层，铺设在一块形(bulk)半导体上。在一些实施例中，半导体基底101为绝缘体上覆半导体(semiconductor-on-insulator)基底，其可包括一基底、一埋入氧化层以及一半导体层，该埋入层位于该基底上，该半导体层位于该埋入氧化层上，例如绝缘体上覆硅(SOI)基底、绝缘体上覆硅锗(SGOI)基底，或一绝缘体上覆锗(GOI)基底。多个绝缘体上覆半导体基底可使用氧离子注入硅晶隔离法(separation by implanted oxygen，SIMOX)、晶片接合法(wafer bonding)及/或其他适合方法进行制造。

仍请参考图4，多个绝缘结构103形成在半导体基底101中，其中依据一些实施例，多个绝缘结构103为浅沟隔离(shallow trench isolation，STI)结构。在一些其他的实施例中，多个绝缘结构103为硅局部氧化(local oxidation of silicon，LOCOS)结构(图未示)。在如此的例子中，多个绝缘结构103的一部分嵌设在半导体基底101中，而多个绝缘结构103的其他部分则从半导体基底101的顶表面突出。此外，多个绝缘结构103可由氧化硅、氮化硅、氮氧化硅或其他可应用的介电材料所制。

再者，多个绝缘结构103界定出在半导体基底101上的有源区，而有源区包括多个源极/漏极区105。在一些实施例中，由一或多个离子注入(ion implantation)工艺形成多个源极/漏极区105，而P型掺杂物或N型掺杂物可注入在有源区中，以形成多个源极/漏极区105，其中P型掺杂物例如硼(B)或二氟化硼(BF₂)，而N型掺杂物例如磷(P)或砷(As)。个别的步骤举例说明在图3的制备方法10中的步骤S11。

接着，包括栅极电极109与栅极介电层107的栅极结构111，形成在半导体基底101中。在一些实施例中，栅极电极109由一导电材料所制，例如铝(Al)、铜(Cu)、钨(W)、钛(Ti)、钽(Ta)或其他可应用的材料，而栅极介电层107由氧化硅、氮化硅、氮氧化硅、具有高介电常数(high-k)的一介电材料，或其组合所制。

在一些实施例中，栅极结构111通过蚀刻及沉积工艺所形成。首先，通过一蚀刻工艺形成一沟槽(trench)在半导体基底101中。该蚀刻工艺可包括一干蚀刻工艺、一湿蚀刻工艺，或其组合。在形成沟槽后，可执行多个沉积工艺以形成栅极结构111在沟槽中，其中多个沉积工艺可包括一化学气相沉积(CVD)工艺、一物理气相沉积(PVD)工艺、一旋转涂布(spin-coating)工艺，或其他可应用的工艺。在执行多个沉积工艺之后，可执行一平坦化工艺以使栅极结构111的顶表面与半导体基底101的顶表面为共面，而该平坦化工艺例如化学机械研磨(chemical mechanical polishing，CMP)。

依据一些实施例，形成具有多个源极/漏极区105与栅极结构111的一晶体管在半导体基底101中。接着，一介电层113形成在半导体基底101上，并形成多个开口116，其中依据一些实施例，如图4所示，多个开口116穿经介电层113。应当理解，多个源极/漏极区105经由多个开口116而暴露。

在一些实施例中，介电层113由氧化硅、氮化硅、氮氧化硅、磷硅玻璃(phosphosilicate glass，PSG)、硼磷硅酸盐玻璃(borophosphosilicate glass，BPSG)、低介电常数(low-k)介电材料及/或其他可应用的介电材料所制。低介电常数的介电材料的例子包括氟化硅玻璃(fluorinated silica glass，FSG)、碳掺杂氧化硅(carbon dopedsilicon oxide)、非晶氟化碳(amorphous fluorinated carbon)、聚对二甲苯(parylene)、苯环丁烯(BCB)、或聚酰亚胺(polyimide)，但并不以此为限。此外，介电层113可通过CVD、PVD、原子层沉积(atomic layer deposition，ALD)、旋转涂布(spin coating)，或其他可应用的工艺所形成。在一些实施例中，多个开口116经由一蚀刻工艺所形成，使用一图案化层当作一掩模，其中该蚀刻工艺包括一干蚀刻工艺、一湿蚀刻工艺，或其组合。

接下来，依据一些实施例，如图5所示，形成多个第一内间隙子119，其中多个第一内间隙子119排齐在多个开口116的各侧壁，并形成多个第二内间隙子121，其中多个第二内间隙子121排齐在多个第一内间隙子119的各侧壁。换言之，在一些实施例中，多个第一内间隙子119位于多个第二内间隙子121与介电层113之间，而多个源极/漏极区105与半导体基底101经由余留的开口116’而部分暴露。

在一些实施例中，多个第一内间隙子119由氧化硅所制，而多个第二内间隙子121由氮化硅所制。应当理解，多个第一内间隙子119的材料不同于多个第二内间隙子121材料，以使在接下来形成多个气隙的蚀刻工艺期间，多个第一内间隙子119与多个第二内间隙子121具有一蚀刻选择性。再者，多个第一内间隙子119与多个第二内间隙子121可通过沉积与蚀刻工艺所形成。在一些实施例中，沉积工艺包括CVD、PVD、旋转涂布或其他可应用的工艺，而蚀刻工艺为一各向异性蚀刻工艺。各向异性蚀刻工艺的定向本质(directional nature)移除多个第一内间隙子材料与多个第二内间隙子材料在所有地方的相同垂直厚度，留下邻近多个开口116(如图4所示)的各侧壁的多个第一内间隙子119与多个第二内间隙子121。

在形成多个第一内间隙子119与多个第二内间隙子121之后，形成一阻挡层123，其中依据一些实施例，如图6所示，阻挡层123排齐在多个余留的开口116’，并在介电层113上延伸，而多个导电通孔125形成在阻挡层123上。在一些实施例中，阻挡层123由钽(Ta)、氮化钽(TaN)、钛(Ti)、氮化钛(TiN)、钨化钴(CoW)或其他可应用的材料所制，而阻挡层123由CVD、PVD、ALD、镀覆(plating)或其他可应用的工艺所形成。

在一些实施例中，多个导电通孔125由钨(W)、钴(Co)、钛(Ti)、铝(Al)、铜(Cu)、钽(Ta)、铂(Pt)、钼(Mo)、银(Ag)、锰(Mn)、锆(Zr)、钌(Ru)或其他可应用的材料所制。在一些实施例中，多个导电通孔125通过沉积一导电材料在阻挡层123上所形成，其中导电材料的沉积包括CVD、PVD、ALD、镀覆或其他可应用的工艺。在沉积工艺之后，通过执行一平坦化工艺以移除导电材料的多余部分，以暴露下层的阻挡层123，并获得多个导电通孔123，而该平坦化工艺例如CMP。

在一些实施例中，如图7所示，执行前述的平坦化工艺，直到暴露介电层113为止。或者是，依据一些实施例，如图7所示，执行另一平坦化工艺，例如CMP，以暴露介电层113。应当理解，在一些实施例中，在平坦化工艺之后，暴露多个第一内间隙子119与多个第二内间隙子121。

在暴露多个第一内间隙子119之后，执行一气相氢氟酸(vapor phasehydrofluoric acid，VHF)蚀刻工艺，以移除多个第一内间隙子119，而介电层129与133依序形成在介电层113上，其中依据一些实施例，如图8所示，介电层129覆盖多个间隙，以形成密封的多个气隙130，而多个间隙通过多个第一内间隙子119的移除所形成。

在蚀刻工艺期间，使用VHF当作一蚀刻剂(etchant)，而对比于多个第二内间隙子121与介电层113，多个第一内间隙子119具有一高蚀刻选择性。因此，通过蚀刻工艺移除多个第一内间隙子119，同时可依序留下多个第二内间隙子121与介电层113，以使多个间隙形成在多个第二内间隙子121与介电层113之间。依据一些实施例，在形成介电层129之后，密封多个间隙以变成多个气隙130。

用于形成介电层129与133的一些材料与工艺，类似于或相同于用于形成介电层113的材料与工艺，而在文中不再重复类似的描述。应当理解，介电层133的硅含量大于介电层129的硅含量。举例来说，依据如上所述的一些实施例，介电层133由富含硅的氧化物(SRO)所制，其具有一低吸湿率(low moisture absorption rate)。

接下来，依据一些实施例，如图9所示，多个导电结构135形成在介电层129与133中。在一些实施例中，多个导电结构135由一双重镶嵌工艺(dual damascene process)所形成。再者，用于形成多个导电结构135的多个材料，可类似于或相同于用于形成多个导电通孔125的材料，而在文中不再重复类似的描述。在一些实施例中，每一导电结构135包含多层。

依据一些实施例，如图10所示，多个导电部141形成在多个导电结构135上，而多个介电部145形成在多个导电部141上。在一些实施例中，多个导电部141由多晶硅、钨、铝、铜、其他导电材料，或其组合所制；而多个介电部145由SiO2、SiN、SiC、SiON、SiOC、SiCN、SiOCN、其他可应用的介电材料或其组合所制。

此外，多个导电部141与多个介电部145可通过沉积与蚀刻工艺所形成。沉积工艺可为CVD、PVD、ALD、旋转涂布、溅镀、其他可应用的工艺，或其组合。可使用一图案化层当作一掩模以执行蚀刻工艺。在一些实施例中，多个导电部141的各侧壁对准多个介电部145的各侧壁。

依据一些实施例，如图11所示，在形成多个介电部145之后，多个导电部141的各侧壁部转换成多个介电部147。因此，依据一些实施例，多个介电部147形成在多个导电部141的余留部分的各相对侧壁上，其代表为多个导电通孔141’。

在一些实施例中，通过执行一热处理工艺，以形成多个介电部147，该热处例工艺包括一氧化工艺、一氮化工艺、其他可应用的工艺或其组合。为了在接下来蚀刻工艺期间达到一高蚀刻选择性，多个介电部147的材料应该不同于多个介电部145的材料。因此，依据多个介电部145的材料选择在热处理工艺期间所施加的气体。

举例来说，若是多个介电部145由氧化硅所制的话，则在热处理工艺(例如氮化工艺)期间，氮(nitrogen)可扩散进入到多个导电部141的各侧壁表面，而多个介电部147可由氮化物所制，例如氮化硅。

此外，若是多个介电部145由氮化硅所制的话，则在热处理工艺(例如氧化工艺)期间，氧(oxygen)可扩散进入到多个导电部141的各侧壁表面，而多个介电部147取决于多个导电部141的材料，而可由氧化硅(SiO₂)、氧化钨(WO)、氧化铝(Al₂O₃)、氧化铜(CuO)，或其组合所制。

依据一些实施例，如图12所示，在获得多个导电通孔141’之后，通过一蚀刻工艺以移除多个介电部147，介电层149形成在多个介电部145的各侧壁上，以及介电层153形成在介电层149上。用于多个介电部147的移除的蚀刻工艺，可包括干蚀刻(例如RIE)、湿蚀刻及/或其他蚀刻方法。再者，由于多个导电通孔141’的各侧壁与多个介电部145的各侧壁相互间隔设置，因此介电层149形成有多个气隙150，多个气隙150被围绕在多个介电部145、多个导电通孔141’与介电层149之间。

用于形成介电层149与153的一些材料与工艺类似于或相同于用于形成介电层129与133的材料与工艺，而在文中不再重复类似的描述。应当理解，介电层153的硅含量大于介电层149的硅含量。举例来说，依据如上所述的一些实施例，介电层153由富含硅的氧化物(SRO)所制，其具有一低吸湿率。

接着，介电层159与163依序形成在介电层153上，并形成导电通孔165，其中依据一些实施例，如图13所示，导电通孔165穿经介电层163、159、153以及介电部145。用于形成介电层159与163的一些材料与工艺类似于或相同于用于形成介电层129与133的材料与工艺，而在文中不再重复类似的描述。应当理解，介电层163的硅含量大于介电层159的硅含量。举例来说，依据如上所述的一些实施例，介电层163由富含硅的氧化物(SRO)所制，其具有一低吸湿率。

在形成介电层159与163之后，通过一蚀刻工艺以及一接着的沉积工艺以形成导电通孔165。可使用一图案化层当作一掩模执行该蚀刻工艺，以形成一开口在介电层163、159、153以及介电部145中，而蚀刻工艺可包括一干蚀刻工艺、一湿蚀刻工艺或其组合。接着，可执行包括CVD、PVD、旋转涂布或其他可应用的工艺的沉积工艺，以沉积一或多个导电材料在开口中以及在介电层163上。接下来，可通过执行一平坦化工艺(例如CMP)以移除导电材料的多余部分，进而暴露介电层163，以便获得导电通孔165，而导电通孔165则电性连接到下层的导电通孔141’。

在形成导电通孔165之后，包括导电通孔165、导电通孔141’、导电结构135以及导电通孔125的内连接结构形成在半导体基底101上。个别的步骤举例说明在图3的制备方法10中的步骤S13。

接着，依据一些实施例，如图14所示，一阻挡层171、一接合垫175以及一抗反射涂布层177形成一堆叠架构在介电层163上。个别的步骤举例说明在图3的制备方法10中的步骤S15。用于形成阻挡层171的一些材料类似于或相同于用于形成阻挡层123的材料，而在文中不再重复类似的描述。在一些实施例中，接合垫175由铝、铜、其他导电材料，或其组合所制。

再者，在一些实施例中，抗反射涂布层177由一高介电常数(high-k)材料所制，例如LaO、AlO、ZrO、TiO、Ta₂O₅、Y₂O₃、SrTiO₃(STO)、BaTiO₃(BTO)、BaZrO、HfO₂、HfO₃、HfZrO、HfLaO、HfSiO、HfSiON、LaSiO、AlSiO、HfTaO、HfTiO、HfTaTiO、HfAlON、(Ba,Sr)TiO₃(BST)、Al₂O₃、其他可应用的高介电常数材料，或其组合。在一些实施例中，抗反射涂布层177包含金属氧化物、金属氮化物、金属硅化物、过渡金属氧化物(transition metal-oxide)、过渡金属氮化物(transition metal-nitride)、过渡金属硅化物(transition metal-silicate)、其他可应用的材料或其组合。

可通过一或多个沉积与蚀刻工艺形成阻挡层171、接合垫175以及抗反射涂布层177。在一些实施例中，阻挡层171、接合垫175以及抗反射涂布层177的各侧壁对准，而接合垫175重叠内连接结构与其中一个源极/漏极区105。

依据一些实施例，如图15所示，形成一第二间隙子层181，以便保形地覆盖介电层163与抗反射涂布层177。在一些实施例中，第二间隙子层181覆盖阻挡层171的各侧壁、接合垫175的各侧壁以及抗反射涂布层177的各侧壁。在一些实施例中，第二间隙子层181由氧化物、氮化物、可应用的介电材料或其组合所制。再者，可通过一沉积工艺形成第二间隙子层181，而沉积工艺例如CVD、PVD、旋转涂布或其他可应用的工艺。

接着，依据一些实施例，如图16所示，蚀刻第二间隙子层181以形成多个第二间隙子181’在接合垫175的各侧壁175S上。个别的步骤举例说明在图3的制备方法10中的步骤S17。在一些实施例中，蚀刻工艺为一各向异性蚀刻工艺，其移除第二间隙子181在所有地方的相同垂直厚度，留下接合垫175的各侧壁175S与阻挡层171的各侧壁上的多个第二间隙子181’。再者，暴露抗反射涂布层177的一顶表面177T。

应当理解，在一些实施例中，抗反射涂布层177的各侧壁177S并未被多个第二间隙子181’所覆盖。换言之，依据一些实施例，抗反射涂布层177的顶表面177T高于多个第二间隙子181’的顶表面。

依据一些实施例，如图17所示，在形成多个第二间隙子181’之后，形成一第三间隙子层185，以便保形地覆盖介电层163、多个第二间隙子181’以及抗反射涂布层177。在一些实施例中，第三间隙子层185覆盖经由多个第二间隙子181’暴露的抗反射涂布层177的各侧壁177S(参视图16)。

用于形成第三间隙子层185的一些材料与工艺，类似于或相同于用于形成第二间隙子层181的材料与工艺，而在文中不再重复类似的描述。应当理解，第二间隙子层181的材料不同于第三间隙子层185的材料。举例来说，在一些实施例中，第二间隙子层181由氧化物所制，而第三间隙子层185则由氮化物所制。在一些实施例中，第二间隙子层181由氮化物所制，而第三间隙子层185则由氧化物所制。

依据一些实施例，如图18所示，类似于多个第二间隙子181’的形成，蚀刻第三间隙子层185以形成多个第三间隙子185’在多个第一间隙子181’上。个别的步骤举例说明在图3的制备方法10中的步骤S17。在一些实施例中，多个第二间隙子181’与多个第三间隙子185’直接接触介电层163。

在一些实施例中，蚀刻工艺为一各向异性蚀刻工艺，其移除第三间隙子185在所有地方的相同垂直厚度，留下多个第三间隙子185’在抗反射涂布层177的各侧壁177S上与多个第二间隙子181’的各侧壁上。再者，依据一些实施例，多个第三间隙子185’的顶表面185’T(例如最顶表面)高于接合垫175的顶表面175T。在一些实施例中，在形成多个第三间隙子185’之后，暴露抗反射涂布层177的顶表面177T。

依据一些实施例，如图19所示，在形成多个第三间隙子185’之后，形成钝化层189与193，以便保形地覆盖介电层163、多个第三间隙子185’以及抗反射涂布层177。个别的步骤举例说明在图3的制备方法10中的步骤S19。

用于形成钝化层189与193的一些材料与工艺，类似于或相同于用于形成介电层129与133的材料与工艺，而在文中不再重复类似的描述。应当理解，钝化层193的硅含量大于钝化层189的硅含量。举例来说，依据如上所述的一些实施例，钝化层193由富含硅的氧化物(SRO)所制，其具有一低吸湿率。

依据一些实施例，如图2所示，部分移除钝化层189与193，以部分暴露抗反射涂布层177的顶表面177T，而导电凸块195则形成在钝化层189与193上。个别的步骤举例说明在图3的制备方法10中的步骤S21。在一些实施例中，导电凸块195穿经钝化层189与193，而导电凸块195则经由接合垫175而电性连接到下层的源极/漏极区105。

在一些实施例中，通过使用一图案化层当作一掩模的一蚀刻工艺，以部分移除钝化层189与193。依据一些实施例，在钝化层189与193的部分移除之后，抗反射涂布层177的顶表面177T经由一开口而部分暴露，然后，该开口被导电凸块195所充填。在一些实施例中，导电凸块195延伸在钝化层189与193上，且通过CVD、PVD、ALD、镀覆或其他可应用的工艺，以形成导电凸块195。

在一些实施例中，导电凸块195包括焊料凸块(solder bump)、焊料球(solderball)、金属柱凸块(metal pillar bump)、其他可应用连接件或其组合。在一些实施例中，导电凸块195可由铜、锡、铝、镍、银、其他可应用导电材料或其组合所制。在形成导电凸块195之后，则获得半导体元件100a。

图20至图22为依据本公开一实施例中制备另一半导体元件100b的各中间阶段该另一半导体元件100b沿图1的剖线I-I’的剖视示意图。在一些实施例中，半导体元件100b的布局类似于或相同于如图1所示的半导体元件100a的布局。

用于形成半导体元件100b的一些材料与工艺，类似于或相同于用于形成半导体元件100a的材料与工艺，而在文中不再重复类似的描述。在图20至图22中的第二实施例与在图2以及图4至图19中的第一实施例之间的差异，在于形成多个间隙子在接合垫175的各侧壁175S上的方法。

如图20所示，依据一些实施例，形成第三间隙子层185，以便保形地覆盖如图15所示的结构。在本实施例中，第三间隙子层185形成在第二间隙子层181上。换言之，在蚀刻第二间隙子层181以形成多个间隙子之前，即形成第三间隙子层185。

接着，依据一些实施例，如图21所示，蚀刻第三间隙子层185以形成多个第三间隙子185”，而使用多个第三间隙子185”当作一掩模，蚀刻下层的第二间隙子层181，以形成多个第二间隙子181”。换言之，依据一些实施例，多个第二间隙子181”形成在多个第三间隙子185”之后，以使多个第三间隙子185”通过多个第二间隙子181”的一部分而与介电层163相互间隔设置。

依据一些实施例，如图22所示，在多个第二间隙子181”与多个第三间隙子185”形成之后，钝化层189、193以及导电凸块195以类似于半导体元件100a的方式形成。应当理解，在一些实施例中，由于使用多个第三间隙子185”当作一掩模以形成多个第二间隙子181”，所以可省略用于形成掩模的其中一工艺，而可据此降低制备半导体元件的成本。此外，依据一些实施例，多个第三间隙子185”的最底表面185”B高于多个第一间隙子181”的最底表面181”B。

提供半导体元件100a、100b及其制备方法的实施例。半导体元件100a、100b包括第二间隙子181’或181”、钝化层(例如钝化层189与193)以及导电凸块195，而第一间隙子181’或181”位于接合垫175的各侧壁175S上，钝化层覆盖接合垫175以及第二间隙子181’或181”，而导电凸块195位于钝化层上，并经由接合垫175而电性连接到在半导体基底101中的其中一个源极/漏极区105。因此，可通过第二间隙子181’或181”而避免由接合垫175与导电凸块195的未对准所造成的短路问题。因此，可改善整体元件效能，并可提升半导体元件100a、100b的良率。

此外，由于介电层(例如介电层133、153、163)与钝化层193可包含富含硅的氧化物(SRO)，因此可保护半导体元件100a、100b避免被外部湿气污染。

图23至图25为依据本公开一实施例中制备另一半导体元件100c的各中间阶段该另一半导体元件100c沿图1的剖线I-I’的剖视示意图。用于形成半导体元件100c的一些材料与工艺，类似于或相同于用于形成半导体元件100a的材料与工艺，而在文中不再重复类似的描述。在图23至图25中的第三实施例与在图2以及图4至图19中的第一实施例之间的差异，在于形成多个间隙子在接合垫175的顶表面上的方法。

如图23所示，依据一些实施例，形成一间隙子层201以便保型地覆盖在形成导电凸块195之前的结构。在本实施例中，间隙子层201形成在钝化层193与接合垫175上。接着，依据一些实施例，如图24所示，蚀刻间隙子层201以形成一间隙子201’，而该间隙子201’设置在接合垫175的一顶表面上。在一些实施例中，间隙子201’覆盖抗反射涂布层177与钝化层189、193的各侧壁，当成是一侧壁保护层。

接下来，请参考图24，依据一些实施例，形成一间隙子层203以保型地覆盖如图23所示的结构。在本实施例中，间隙子层203形成在钝化层193、接合垫175与间隙子201’上。接着，如图25所示，蚀刻间隙子层203以形成间隙子203’，而该间隙子203’设置在间隙子201’与接合垫175的顶表面上。在一些实施例中，间隙子201’覆盖抗反射涂布层177与钝化层189、193的各侧壁，意即间隙子201’当作是一主要侧壁保护层，而间隙子203’当作是一次要侧壁保护层。在间隙子201’与203’形成之后，依据一些实施例，以类似于半导体元件100c的方法形成导电凸块195。

应当理解，间隙子层201与间隙子层203的材料是不同的。举例来说，在一些实施例中，间隙子层201由氧化物所制，而间隙子层203则由氮化物所制。在一些其他实施例中，间隙子层201由氮化物所制，而间隙子层203则由氧化物所制。此外，在图25中位于接合垫175的各侧壁175S上的多个第二间隙子181’及/或第三间隙子185’，可被如图22所示的多个第二间隙子181”及/或第三间隙子185”所取代。

图26至图28为依据本公开一实施例中制备另一半导体元件100d的各中间阶段该另一半导体元件100d沿图1的剖线I-I’的剖视示意图。用于形成半导体元件100d的一些材料与工艺，类似于或相同于用于形成半导体元件100c的材料与工艺，而在文中不再重复类似的描述。在图26至图28中的第四实施例与在图23至图25中的第三实施例之间的差异，在于形成多个间隙子在接合垫175的顶表面上的方法。

如图26所示，依据一些实施例，形成一间隙子层211以保型地覆盖导电凸块195形成之前的结构。在本实施例中，间隙子层211形成在钝化层193与接合垫175上。接下来，形成一间隙子层213以保型地覆盖间隙子层211。

请参考图27，蚀刻间隙子层213以形成一间隙子213’，而该间隙子213’位于间隙子层211上。接着，如图28所示，蚀刻间隙子层211以形成间隙子211’，而该间隙子211’位于接合垫175上。

接下来，请参考图28，在形成间隙子211’与213’之后，依据一些实施例，以类似于半导体元件100d的方法形成导电凸块195。在一些实施例中，间隙子211’覆盖抗反射涂布层177与钝化层189、193的各侧壁，意即间隙子211’当作是一主要侧壁保护层，而间隙子213’当成是一次要侧壁保护层。此外，间隙子211’可被视为位于间隙子213’与接合垫175之间的一介电衬垫。

应当理解，间隙子层211与间隙子层213的材料是不同的。举例来说，在一些实施例中，间隙子层211是由氧化物所制，而间隙子层213是由氮化物所制。在其他的实施例中，间隙子层211是由氮化物所制，而间隙子层213是由氧化物所制。此外，如图22所示的第二间隙子181”及/或第三间隙子185”可取代如图25所示的位于接合垫175的各侧壁175S上的第二间隙子181’及/或185’。

本公开的一实施例提供一种半导体元件。该半导体元件包括一接合垫，设置在一半导体基底上；一第一间隙子，设置在该接合垫的一顶表面上；一介电层，位于该接合垫与该半导体基底之间，其中该介电层包含富含硅的氧化物；以及一导电凸块，设置在该第一钝化层上，其中该导电凸块经过该接合垫而电性连接到一源极/漏极区，该源极/漏极区位于该半导体基底中。

本公开的另一实施例提供一种半导体元件。该半导体元件包括一接合垫，设置在一半导体基底上；一第一间隙子，设置在该接合垫的一顶表面上；一第二间隙子，设置在该接合垫的一侧壁上；一第三间隙子，设置在该第二间隙子上；一第一介电层，位于该接合垫与该半导体基底之间，其中该介电层包含富含硅的氧化物；以及一导电凸块，设置在该接合垫上，其中该导电凸块延伸在该第一钝化层上，并电性连接一源极/漏极区，该源极/漏极区未在该半导体基底中。

本公开的另一实施例提供一种半导体元件。该半导体元件包括一接合垫，设置在一半导体基底上；一第一上间隙子，设置在该接合垫的一顶表面上；一第二上间隙子，设置在该第一上间隙子上；一第一侧壁间隙子，设置在该接合垫的一侧壁上；一介电层，位于该接合垫与该半导体基底之间，其中该介电层包含富含硅的氧化物；以及一导电凸块，设置在该第一钝化层上，其中该导电凸块经由该接合垫而电性连接一源极/漏极区，而该源极/漏极区位于该半导体基底中。

依据本公开的一些实施例，提供一半导体元件的多个实施例。该半导体元件具有一第二间隙子、一第一钝化层以及一导电凸块。该第二间隙子位于一接合垫的一侧壁上。该第一钝化层覆盖该接合垫与该第二间隙子。该导电凸块位于该第一钝化层上，并经由该接合垫而电性连接一源极/漏极区，该源极/漏极区位于一下层半导体基底中。如此架构的结果，通过第二间隙子，可避免由该接合垫与该导电凸块的未对准所造成的短路问题。据此，可改善整体元件效能，且可提升该半导体元件的良率。

虽然已详述本公开及其优点，然而应理解可进行各种变化、取代与替代而不脱离权利要求所定义的本公开的精神与范围。例如，可用不同的方法实施上述的许多工艺，并且以其他工艺或其组合替代上述的许多工艺。

再者，本公开的范围并不受限于说明书中所述的工艺、机械、制造、物质组成物、手段、方法与步骤的特定实施例。本领域技术人员可自本公开的公开内容理解可根据本公开而使用与本文所述的对应实施例具有相同功能或是达到实质上相同结果的现存或是未来发展的工艺、机械、制造、物质组成物、手段、方法、或步骤。据此，此等工艺、机械、制造、物质组成物、手段、方法、或步骤包含于本公开的权利要求内。