具体实施方式

为使本申请实施例的目的、技术方案和优点更加清楚，下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。

名词解释：

HTRB：High TemperatureReverse Bias，高温反相偏压试验，即在高温条件下(酸洗芯片，老化的环境温度为125℃；玻璃钝化芯片，环境温度为150℃；肖特基芯片环境温度为100℃)，持续提供80％规格的反向电压。在长时间的(48/96/168小时)工作下，要求试验样品的反向漏电流能在范围值内保持稳定。研发阶段，一般采用HTRB(高温反偏)验证器件的可靠性，检测器件漏电信息，从而验证塑封料与芯片的匹配度。

请参考图1，图1为现有技术所提供的一种半导体器件结构示意图，该半导体器件包括：

芯片及框架，所述框架向外引出三个引脚，所述芯片为两个且分别焊接在框架内，两芯片通过导线分别与两引脚连接。

现有半导体器件在进行HTRB实验时，将芯片连接的引脚即图1中引脚1和引脚2作为半阳极接收输出信号，将另一引脚作为共阴极施加正向电压，输出信号即为对应芯片的漏电信息，通过漏电情况判断整个HTRB实验过程漏电趋势。由于现有半导体器件只能通过注塑或灌胶一种塑封料与其内的芯片进行匹配验证，无法实现多种芯片与各种塑封料匹配情况同步验证，也无法同时验证多种芯片漏电情况。

请参考图2，图2为本申请实施例所提供的一种半导体器件结构示意图，该半导体器件200包括：

至少两个芯片201、框架202以及引脚203，其中，

所述框架202为具有至少两个格子的格子结构，每个所述格子内均设置有一个所述芯片201，

所述引脚203包括第一引脚203A和第二引脚203B，所述第一引脚203A与框架202相连，所述第二引脚203B通过导线204与格子内的芯片201连接。

具体的，第一引脚203A为共阴极的引脚，是直接与框架202相连的，第二引脚203B是与框架202分离，第二引脚203B通过导线204与格子内的芯片201相连。第一引脚203A可由框架的中间位置向外引出且与框架202连接，第二引脚203B由框架每个格子内的芯片201通过导线204引出且不与框架202连接。

基于上述实施例，作为优选的实施例，所述芯片底部与所述框架连接，芯片顶部通过导线与第二引脚连接。

具体的，芯片进出信号在芯片的底部和顶部，芯片底部焊接在铜框架上，芯片顶部需要用引线连接引脚，这样芯片才可以正常输入输出信号，从而通过第二引脚进行芯片输出信号的采集，实现后续通过HTRB可靠性实验验证多种芯片漏电增长问题及芯片与各种塑封料匹配情况验证。

基于上述实施例，作为优选的实施例，所述框架为两排四列的格子结构，八个芯片分别设置于框架的八个格子内。

具体的，当所述框架202为两排四列的格子结构，铜框202中间位置向外引出第一引脚203A，即引脚9，每个格子边框位置向外引出八个第二引脚203B，即引脚1、引脚2、引脚3、引脚4、引脚5、引脚6、引脚7、引脚8，八个第二引脚203B均通过导线204与其格子内部的芯片201连接。

基于上述实施例，作为优选的实施例，所述框架202为两排四列的格子结构，所述格子内的芯片201为相同或不同型号。

基于上述实施例，作为优选的实施例，所述半导体器件还包括用于封装每个所述格子内芯片的塑封部。

基于上述实施例，作为优选的实施例，所述塑封部通过分别向每个所述格子内灌胶或者注塑相同或不同的塑封料而形成。

基于上述实施例，作为优选的实施例，所述框架202包括用于承载芯片的底板、环绕在所述底板四周的侧板和用于形成所述格子的间隔件，所述间隔件的两端分别与所述侧板相连，所述间隔件的一侧与所述底板相连。

基于上述实施例，作为优选的实施例，所述框架202为一体式冲压成型的铜框架。

请参考图3，图3为本申请实施例所提供的一种半导体器件的塑封方法的流程图，该方法300包括：

S301：将框架冲压形成两排多列的格子结构形成多个独立的芯片焊接区域；

S302：将芯片焊接在框架上；

S303：将第一引脚焊接在框架上，将框架格子内的各芯片引出导线与第二引脚连接；

S304：在封装过程的注塑成型中对多个芯片焊接区域分别进行灌胶或者注塑。

基于上述实施例，作为优选的实施例，所述框架为两排四列的格子结构，八个芯片分别焊接于框架的八个格子内。

基于上述实施例，作为优选的实施例，所述框架的每个格子内焊接一个相同或不同型号芯片。

基于上述实施例，作为优选的实施例，所述芯片焊接区域灌胶或者注塑相同或者不同的塑封料。

基于上述实施例，作为优选的实施例，所述框架包括用于承载芯片的底板、环绕在所述底板四周的侧板和用于形成所述格子的间隔件，所述间隔件的两端分别与所述侧板相连，所述间隔件的一侧与所述底板相连。

基于上述实施例，作为优选的实施例，所述框架为一体式冲压成型的铜框架。

请参考图4，图4为本申请实施例所提供的一种半导体器件的可靠性验证方法的流程图，该方法400包括：

S401：将半导体器件的第一引脚作为共阴极，并向其施加正向电压；

S402：将半导体器件的第二引脚分别作为阳极以接收输出信号，输出信号分别为对应芯片的漏电信息；

S403：通过漏电信息反馈半导体器件漏电趋势。

具体的，在将半导体器件的第一引脚作为共阴极，可向其施加600V正向电压，同时接收半导体器件的第二引脚输出的电压信号，通过不同芯片连接的第二引脚的输出的电压值得到对应芯片的漏电信息。

需要说明的是，芯片主要的材料是Si,芯片表面有一层Si的氧化层SiO₂,由于在Si与SiO₂之间,SiO₂以及塑封料内部杂质在电场作用下会存在可移动电子，可移动电子在通电后电场的作用形成漏电流，引发芯片的漏电现象。在芯片中无法独立检测是在哪种层面发生的漏电。通过该提案的特殊框架，在各个独立芯片焊接区分别塑封芯片，Si与SiO₂叠合片，SiO₂片以及塑封料片(即直接从塑封料到引脚引线)，用HTRB实验做1000小时，同时检测这四个在线漏电情况，分析整个漏电趋势，可以验证漏电流发生在哪种层面，从而可以研究漏电分布情况。

此外，芯片与塑封料匹配情况是通过HTRB实验检测出器件的漏电信号来验证的。HTRB设备可以在线检测漏电情况，如漏电持续上涨说明芯片与塑封料不匹配。通过在不同格子注塑不同种类的塑封料，对于同一款芯片，可以同时验证多种塑封料与芯片匹配情况。

具体的，可参考图2，可以将半导体器件焊接不同型号的芯片，框架的多个格子内灌胶或者注塑相同或者不同的塑封料，通过任意组合引脚1-8的输出信号的方式，可以得到任何一种芯片与各种塑封料匹配情况，也可同时验证多种芯片漏电情况。

因此，本申请可以同时将多种塑封料塑封在同一个器件，一个器件验证了多种塑封料，增加塑封料与芯片验证组合，使得验证塑封料与芯片匹配的周期、成本大幅减小，加大研发效率，保持原封装方案对于塑封料与芯片匹配度验证的同时增加了以上优势，使得研发周期、成本和效率方面具有更好的研发竞争力；本申请采用了特殊框架在HTRB可靠性实验验证技术，对于任何一种芯片与各种塑封料匹配情况可以同步验证，并且可以同时验证多种芯片漏电情况，通过不同组合来验证长期漏电增长问题，提供一种验证长期漏电增长研究手段，对研发有指导性方向，研发周期缩短，同时大大降低成本。

说明书中各个实施例采用递进的方式描述，每个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间相同相似部分互相参见即可。对于实施例提供的系统而言，由于其与实施例提供的方法相对应，所以描述的比较简单，相关之处参见方法部分说明即可。

本文中应用了具体个例对本申请的原理及实施方式进行了阐述，以上实施例的说明只是用于帮助理解本申请的方法及其核心思想。应当指出，对于本技术领域的普通技术人员来说，在不脱离本申请原理的前提下，还可以对本申请进行若干改进和修饰，这些改进和修饰也落入本申请权利要求的保护范围内。

还需要说明的是，在本说明书中，诸如第一和第二等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。而且，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括所述要素的过程、方法、物品或者设备中还存在另外的相同要素。