具体实施方式

以下公开内容提供诸多不同的实施例或实例以实施所提供主题的不同特征。下文阐述组件及排列的具体实例以简化本发明。当然，这些仅是实例且并不旨在进行限制。举例来说，在以下说明中，第一特征形成在第二特征之上或形成在第二特征上可包括其中第一特征与第二特征形成为直接接触的实施例，且还可包括其中在第一特征与第二特征之间可形成额外特征以使得所述第一特征与所述第二特征可能不直接接触的实施例。另外，本发明可在各种实例中重复使用参考编号和/或字母。此种重复是出于简化及清晰目的，而并非自身指示所论述的各种实施例和/或配置之间的关系。

此外，为易于说明起见，本文中可使用例如“在…下面(beneath)”、“在…下方(below)”、“下部的(lower)”、“在…上方(above)”、“上部的(upper)”等空间相对性用语来阐述图中所说明的一个元件或特征与另一(其他)元件或特征之间的关系。除图中所绘示的取向之外，所述空间相对性用语还旨在囊括器件在使用或操作中的不同取向。装置可具有其他取向(旋转90度或处于其他取向)，且本文中所使用的空间相对性阐述语可同样相应地进行解释。

还可包括其他特征及工艺。举例来说，可包括测试结构来辅助对三维(threedimensional，3D)封装或三维集成电路(3D integrated circuit，3DIC)器件进行验证测试。测试结构可包括例如形成在重布线层中或形成在衬底上的测试垫，所述测试垫允许测试3D封装或3DIC、允许使用探针和/或探针卡等。可对中间结构以及最终结构执行验证测试。另外，本文中所公开的结构及方法可与包括在中间验证出已知良好管芯的测试方法结合使用以提高良率且降低成本。

图1A到图1E是说明根据本发明一些实施例的在半导体封装SP1的制造工艺期间生产的结构的示意性剖视图。参考图1A，可提供载体C。在一些实施例中，载体C是玻璃衬底、金属板片、塑料支撑板等，但也可使用其他适合的衬底材料，只要所述材料能够耐受工艺的后续步骤即可。在一些实施例中，可在载体C之上形成剥离层(未示出)。在一些实施例中，所述剥离层包括光热转换(light-to-heat conversion，LTHC)释放层，当制造工艺需要时，所述光热转换释放层有助于从半导体器件剥落载体C。

在一些实施例中，重布线结构100形成在载体C之上。在一些实施例中，重布线结构100形成在剥离层(未示出)上。在一些实施例中，重布线结构100包括外介电层110、金属化层级120及内介电层130。在一些实施例中，外介电层110形成在载体C之上，且金属化层级120及内介电层130依序设置在外介电层110上。金属化层级120可设置在外介电层110与内介电层130之间。在一些实施例中，金属化层级120包括夹置在外介电层110与内介电层130之间的路由导电迹线。在一些实施例中，内介电层130可被图案化成包括暴露出金属化层级120的部分的开口132。在一些实施例中，重布线结构100可包括在内介电层130中没有开口的管芯贴合区DAR以及位于管芯贴合区DAR旁边的扇出型区FO，在扇出型区FO中形成有开口132。在一些实施例中，管芯贴合区DAR朝向内介电层130的中心部分定位且被扇出型区FO环绕。在一些实施例中，扇出型区FO可具有环绕管芯贴合区DAR的环形形状。在一些实施例中，内介电层130暴露出金属化层级120的第一表面120a的部分。与第一表面120a相对的第二表面120b可(暂时)被外介电层110覆盖。在一些实施例中，金属化层级120的材料包括铜、铝等。在一些实施例中，金属化层级120的材料包括铜。在本说明通篇，用语“铜”旨在包括实质上纯的元素铜、含有不可避免的杂质的铜以及含有例如钽、铟、锡、锌、锰、铬、钛、锗、锶、铂、镁、铝或锆等元素的铜合金。可通过例如电镀、沉积和/或光刻及刻蚀来形成金属化层级120。在一些实施例中，内介电层130的材料及外介电层110的材料各自包括聚酰亚胺、环氧树脂、丙烯酸树脂、酚醛树脂、苯并环丁烯(benzocyclobutene，BCB)、聚苯并噁唑(polybenzooxazole，PBO)、其组合或任何其他适合的聚合物系介电材料。举例来说，可通过例如旋转涂布、化学气相沉积(chemical vapor deposition，CVD)等适合的制作技术形成外介电层110及内介电层130。在一些替代实施例中，可根据生产要求形成比图1A中所说明的金属化层级及介电层更多的金属化层级及更多的介电层。在这些实施例中，每一金属化层级可夹置在连续的介电层之间。在一些实施例中，重布线结构100被称为背侧重布线结构。

参考图1B，在重布线结构100上形成多个绝缘体穿孔(through insulator via，TIV)200。在一些实施例中，TIV 200与开口132对应地形成在扇出型区FO中。举例来说，TIV200被镀覆在金属化层级120的暴露部分上。在一些实施例中，TIV 200可按照以下阐述形成。首先，在内介电层130之上形成晶种材料层(未示出)。在一些实施例中，晶种材料层包括钛/铜复合层且是通过溅镀工艺形成，以共形地覆盖内介电层130。晶种材料层可在开口132内延伸以接触金属化层级120的暴露部分。此后，在晶种材料层上形成具有开口的经图案化辅助掩模(未示出)。辅助掩模的开口暴露出随后形成的TIV 200的预期位置。举例来说，辅助掩模的开口与开口132的位置对应地形成。之后，执行镀覆工艺以在由辅助掩模的开口暴露出的晶种材料层上形成金属材料层(例如，铜层)。随后，例如经由剥除工艺及刻蚀工艺移除辅助掩模及未被金属材料层覆盖的晶种材料层以形成TIV 200。然而，本发明并不仅限于此。在一些替代实施例中，可利用其他适合的方法来形成TIV 200。举例来说，可将预制的TIV 200(例如，预制的铜柱)拾取并放置到重布线结构100上。

在一些实施例中，参考图1B，将半导体管芯300设置在载体C上。在一些实施例中，经由拾放方法将半导体管芯300放置到载体C上。尽管出于说明目的，图1B中仅呈现一个半导体管芯300，但可在载体C上设置多个半导体管芯300，以利用晶片级封装技术来生产多个封装单元PU。此外，尽管在图1B中示出封装单元PU包括单个半导体管芯300，但本发明并不仅限于此。在一些替代实施例中，封装单元PU可包括多个半导体管芯300。在一些实施例中，各别半导体管芯300包括半导体衬底302、接触垫304及钝化层306。接触垫304可形成在半导体衬底302的顶表面302t上。在一些实施例中，钝化层306可暴露出每一接触垫304的至少一部分。在一些替代实施例中，钝化层306可(暂时地)覆盖接触垫304。在一些实施例中，半导体管芯300还可包括电连接到接触垫304的导电杆(未示出)及环绕所述导电杆的保护层(未示出)。

在一些实施例中，半导体管芯300在管芯贴合区DAR中被放置在重布线结构100上，其中半导体衬底302的顶表面302t背对载体C。半导体衬底302的背侧表面302b可面向重布线结构100。管芯贴合膜(未示出)的一些部分可设置在背侧表面302b上，以将半导体管芯300固定到内介电层130。在一些实施例中，管芯贴合膜包括压力粘合剂、可热固化的粘合剂等。

在一些实施例中，半导体衬底302可由半导体材料制成，例如周期表中第三族到第五族的半导体材料。在一些实施例中，半导体衬底302包含：元素半导体材料，例如晶体硅、金刚石或锗；化合物半导体材料，例如碳化硅、镓砷、砷化铟或磷化铟；或合金半导体材料，例如硅锗、碳化硅锗、磷化镓砷或磷化镓铟。在一些实施例中，半导体衬底302包括形成在半导体衬底302中的有源组件(例如，晶体管等)且可选地包括形成在半导体衬底302中的无源组件(例如电阻器、电容器、电感器等)。

在某些实施例中，接触垫304包括铝垫、铜垫或其他适合的金属垫。在一些实施例中，钝化层306可以是单层结构或多层结构，包括氧化硅层、氮化硅层、氮氧化硅层、由其他适合的介电材料形成的介电层或其组合。

封装单元PU中所包括的半导体管芯300可以是或可包括逻辑管芯，例如中央处理单元(central processing unit，CPU)管芯、图形处理单元(graphic processing unitGPU)管芯、微控制单元(micro control unit，MCU)管芯、输入/输出(input-output，I/O)管芯、基带(baseband，BB)管芯、现场可编程门阵列(field-programmable gate array，FPGA)、应用处理器(application processor，AP)管芯等。本发明并不受限于封装单元PU内的半导体管芯300的管芯数目或类型。

参考图1C，在重布线结构100之上形成包封体400以包封TIV 200及半导体管芯300。在一些实施例中，包封体400的材料包括模塑化合物、聚合材料，例如聚酰亚胺、环氧树脂、丙烯酸树脂、酚醛树脂、苯并环丁烯(BCB)、聚苯并噁唑(PBO)、其组合或其他适合的聚合物系介电材料。可通过一系列过成型(over-molding)及平坦化步骤来形成包封体400。举例来说，首先可通过模塑工艺(例如，压缩模塑工艺)或旋转涂布工艺形成包封体400，以完全覆盖半导体管芯300及TIV 200。在一些实施例中，将包封体400平坦化包括执行机械研磨工艺和/或化学机械抛光(chemical mechanical polishing，CMP)工艺。在一些实施例中，执行平坦化工艺，直到暴露出半导体管芯300的接触垫304。在一些实施例中，在对包封体400进行平坦化工艺期间，也可移除钝化层306的部分及TIV 200的部分。在一些实施例中，在平坦化工艺之后，半导体管芯300的有效表面300a(暴露出接触垫304或导电杆(如果包括的话)的表面)、TIV的顶表面200t及包封体400的顶表面400t可实质上处于相同的水平高度处(实质上共面)。如图1C所说明，包封体400在侧向上包封半导体管芯300及TIV 200。随着包封体400的形成，获得重构晶片RW。在一些实施例中，重构晶片RW包括多个封装单元PU。换句话说，可在重构晶片级上执行示例性工艺，使得多个封装单元PU以重构晶片RW的形式接受处理。在图1C的剖视图中，为简单起见示出单个封装单元PU，但当然这仅是出于说明目的，且本发明并不受限于生成在重构晶片RW中的封装单元PU的数目。

参考图1D，在一些实施例中，在包封体400、半导体管芯300及TIV 200上形成重布线结构500。在一些实施例中，重布线结构500在整个管芯贴合区DAR及扇出型区FO上延伸。在一些实施例中，重布线结构500包括介电层510、金属化层级520、530及凸块下金属540。为简单起见，将介电层510说明为单个介电层，且将金属化层级520、530说明为嵌置在介电层510中。然而，从制造工艺的角度来看，介电层510由至少两个介电层构成。金属化层级520、530夹置在介电层510的两个相邻的介电层之间。下部金属化层级520建立与半导体管芯300的TIV 200及接触垫304的电连接。上部金属化层级530堆叠在下部金属化层级520之上。在一些实施例中，可将介电层510图案化以暴露出上部金属化层级530的部分。凸块下金属540可共形地形成在介电层510的暴露出上部金属化层级530的开口中。在一些实施例中，凸块下金属540还在介电层510的外表面510o的一些部分之上延伸。在一些实施例中，重布线结构500可包括与凸块下金属540对应的一个或多个应力顺应结构。

在重布线结构500上形成连接端子600。在一些实施例中，连接端子600形成在凸块下金属540上，且经由金属化层级520、530连接到TIV 200及半导体管芯300。在一些实施例中，连接端子600通过助焊剂贴合到凸块下金属540。在一些实施例中，连接端子600是受控塌陷芯片连接(controlled collapse chip connection，C4)凸块。在一些实施例中，连接端子600包含具有低电阻率的导电材料，例如Sn、Pb、Ag、Cu、Ni、Bi或其合金。

在一些实施例中，连接端子600包括有效连接端子610及虚设连接端子620。有效连接端子610可连接到半导体管芯300及有效TIV 210，而虚设连接端子620可连接到虚设TIV220。即，TIV 200可包括有效TIV 210(其可用于传输往来于半导体管芯300的信号)及虚设TIV 220，所述虚设TIV 220可以是电浮置的(electrically floating)，与虚设TIV 220所连接到的金属化层级120的重布线导电迹线在一起。在一些实施例中，有效连接端子610设置在管芯贴合区DAR中且设置在被称为有效扇出型区AFO的扇出型区FO的一部分中，而虚设连接端子620设置在被称为虚设扇出型区DFO的扇出型区FO的一部分中。在一些实施例中，有效扇出型区AFO与管芯贴合区DAR相邻，且设置在管芯贴合区DAR与虚设扇出型区DFO之间。在一些实施例中，有效扇出型区AFO环绕管芯贴合区DAR，且被虚设扇出型区DFO环绕。在一些实施例中，管芯贴合区DAR、有效扇出型区AFO及虚设扇出型区DFO同心地设置。在一些实施例中，管芯贴合区DAR及有效扇出型区AFO可视为封装单元PU(以及稍后的半导体封装)的有效区域AA。

在一些实施例中，参考图1D及图1E，执行单体化步骤以例如通过沿着排列在各别封装单元PU之间的切割道SC切穿重构晶片RW来分离各别半导体封装SP1。在一些实施例中，单体化工艺通常涉及使用旋转刀片和/或激光束执行晶片切块工艺。在一些实施例中，在单体化之后，将载体C与半导体封装SP1分离。当包括剥离层(例如，LTHC释放层)时，可使用紫外线(UV)激光照射所述剥离层，使得容易从半导体封装SP1剥落载体C及剥离层。然而，剥离工艺并不仅限于此，且在一些替代实施例中可使用其他适合的剥离方法。

图1E是根据本发明一些实施例的半导体封装SP1的示意性剖视图。半导体封装SP1可包括重布线结构100、TIV 200、一个或多个半导体管芯300、包封体400、重布线结构500及连接端子600。包封体400可在侧向上包绕TIV 200及半导体管芯300，且夹置在重布线结构100与重布线结构500之间。重布线结构500可包括嵌置在介电层510中的一个或多个堆叠的金属化层级520、530。凸块下金属540设置在上部金属化层级530上，且连接端子600设置在凸块下金属540上。连接端子600包括有效连接端子610及虚设连接端子620。在一些实施例中，重布线结构100的外介电层110可被图案化成暴露出金属化层级120的部分，且额外导电端子(未示出)可形成在外介电层110的开口中以提供双侧电连接。

图2A及图2B是根据本发明一些实施例的图1E所示半导体封装SP1的部分的示意性剖视图。图2A说明例如与图1E中所说明的半导体封装SP1的区域A1对应的重布线结构500及有效连接端子610的细节。参考图1E及图2A，重布线结构500的介电层510包括多个介电层512、514、516。最内介电层512在包封体400、半导体管芯300及TIV 200上延伸，且包括显露出有效TIV 210的部分的开口OP1及显露出包封体400的部分的开口OP2。下部金属化层级520包括填充开口OP1且与有效TIV 210建立电连接的有效导通孔521及填充开口OP1且在包封体400之上延伸的锚固导通孔522。下部金属化层级520还包括路由导电迹线523及锚固导电迹线525。路由导电迹线523在开口OP1之上在最内介电层512上延伸，且直接连接到有效导通孔521。锚固导电迹线525在开口OP2之上方在最内介电层512上延伸，且直接连接到锚固导通孔522。在一些实施例中，锚固导电迹线525的占用面积可大于下伏的锚固导通孔522。在一些实施例中，路由导电迹线523与其所连接到的有效导通孔521形成为一体，同样地锚固导电迹线525与其所连接到的对应的下伏锚固导通孔522形成为一体。举例来说，单个金属迹线可形成路由导电迹线523及与路由导电迹线523连接的有效导通孔521，其中金属迹线在最内介电层512上延伸的部分可被视为路由导电迹线523，且金属迹线在最内介电层512的开口OP1中延伸的部分可被视为有效导通孔521。锚固导电迹线525及锚固导通孔522同样是如此。在一些实施例中，晶种层SL1可形成在下部金属化层级520与最内介电层512之间。晶种层SL1可形成在路由导电迹线523及锚固导电迹线525下方，且将路由导电迹线523及锚固导电迹线525与最内介电层512分隔开。在一些实施例中，晶种层SL1还可给最内介电层的开口OP1及OP2加衬，且插入在有效导通孔521或锚固导通孔522与最内介电层512、有效TIV 210或包封体400之间。

在一些实施例中，路由导电迹线523及锚固导电迹线525可嵌置在中间介电层514中。中间介电层514可在最内介电层512上延伸，且比路由导电迹线523及锚固导电迹线525厚。中间介电层514可包括暴露出路由导电迹线523的部分的开口OP3及暴露出锚固导电迹线525的部分的开口OP4。在一些实施例中，开口OP4与开口OP2在包封体400之上在垂直方向上对齐。上部金属化层级530可包括有效导通孔531、锚固导通孔532及路由导电迹线533。有效导通孔531设置在中间介电层514的开口OP3中，且堆叠在下伏的下部金属化层级520的路由导电迹线523上。锚固导通孔532设置在中间介电层514的开口OP4中，且堆叠在锚固导电迹线525上。路由导电迹线533在中间介电层514上延伸，且连接到有效导通孔531及锚固导通孔532两者。类似于针对下部金属化层级520的论述，路由导电迹线533可与其所连接到的有效导通孔531及锚固导通孔532形成为一体。在一些实施例中，晶种层SL2可将上部金属化层级530与中间介电层514及下部金属化层级520分隔开。晶种层SL2可形成在路由导电迹线533下方，且插入在路由导电迹线523与中间介电层514之间。在一些实施例中，晶种层SL2还给中间介电层514的开口OP3及OP4加衬，且将有效导通孔531及锚固导通孔532分别与路由导电迹线523及锚固导电迹线525分隔开。在一些实施例中，路由导电迹线533可嵌置在最外介电层516中。最外介电层516可在中间介电层514上延伸，且比路由导电迹线533厚。最外介电层516可包括暴露出路由导电迹线533的部分的开口OP5。在一些实施例中，开口OP5与中间介电层514的开口OP4及最内介电层512的开口OP2在包封体400之上在垂直方向上对齐。在一些实施例中，凸块下金属540可形成在最外介电层516上。凸块下金属540可包括凸块下导通孔542及凸块支撑件544。凸块下导通孔542可设置在开口OP5中，且堆叠在位于锚固导通孔522、532及锚固导电迹线525之上的路由导电迹线533上。凸块支撑件544可设置在凸块下导通孔542上，且部分地在最外介电层516之上延伸。在一些实施例中，晶种层SL3可将凸块下金属540与最外介电层516及上部金属化层级530分隔开。晶种层SL3可形成在凸块支撑件544与最外介电层516之间以及凸块下导通孔542与最外介电层516之间。类似于针对金属化层级520、530的论述，凸块支撑件544可与上面堆叠有凸块支撑件544的凸块下导通孔542形成为一体。

有效连接端子610形成在凸块支撑件544上。有效连接端子610可通过凸块下金属540、路由导电迹线533、523及有效导通孔531、521电连接到有效TIV 210(或半导体管芯300)。此外，有效连接端子610可经由路由导电迹线533、锚固导通孔532、522及锚固导电迹线525机械连接到包封体400。通过在有效连接端子610下方设置锚固导通孔532、522及锚固导电迹线525，有效连接端子610所经受的或在有效连接端子610处产生的机械应力可高效地传递到包封体400。由此，重布线结构500所经受的应力(例如，塑性应变、剥落应力)可得以减小并转移到模塑化合物，在模塑化合物中应力可被更有效地耗散，从而减小重布线结构500的变形或分层。如此，可增大半导体封装SP1的可靠性且延长其寿命。在一些实施例中，并非所有的有效连接端子610皆机械连接到包封体400。举例来说，可估计哪些有效连接端子610在制造或使用期间可能经受更强的机械应力，且通过锚固导通孔及锚固导电迹线将这些有效连接端子610连接到包封体400。位于半导体封装SP1中受到的机械刺激较少的区中的其他有效连接端子610可仅电耦合到有效TIV 210或半导体管芯300，而不会也经由锚固导通孔及锚固导电迹线机械连接到包封体400。举例来说，设置在有效扇出型区AFO中的有效连接端子610可机械连接到包封体400，而设置在管芯贴合区DAR中的有效连接端子610可仅电连接到半导体管芯300。然而，本发明并不仅限于此。在一些替代实施例中，位于有效扇出型区AFO中的一些有效连接端子610也可不机械连接到包封体400。

图2B说明例如位于图1E所说明的半导体封装SP1的虚设扇出型区DFO内的区域A2的对应区中的重布线结构500及虚设连接端子620的细节。参考图1E及图2B，最内介电层512还包括暴露出虚设TIV 220的部分的开口OP6。下部金属化层级520的虚设导通孔526可设置在开口OP6中。下部金属化层级520还可包括一个或多个屏蔽板片527，所述一个或多个屏蔽板片527在最内介电层512之上延伸且将虚设导通孔526中的至少一些虚设导通孔彼此连接。虽然以下说明涉及一个屏蔽板片527，但也可包括多个屏蔽板片527。在一些实施例中，晶种层SL1可进一步在开口OP6内、在虚设导通孔526与最内介电层512之间以及在最内介电层512上的屏蔽板片527下方延伸。与先前关于路由导电迹线523及有效导通孔521所论述的类似，屏蔽板片527与屏蔽板片527所连接到的虚设导通孔526也可形成为一体。

在一些实施例中，屏蔽板片527嵌置在中间介电层514中。中间介电层514可比屏蔽板片527厚，且可包括暴露出屏蔽板片527的部分的开口OP7。在一些实施例中，不同的开口OP7暴露出同一屏蔽板片527。上部金属化层级530可包括：虚设导通孔534，设置在开口OP7中；以及一个或多个屏蔽板片535，多个屏蔽板片535在中间介电层514之上延伸且通过虚设导通孔534中的至少一些虚设导通孔彼此连接。在一些实施例中，屏蔽板片527与535可垂直地堆叠，且通过虚设导通孔534彼此连接。与针对下部金属化层级520所论述的类似，屏蔽板片535可与虚设导通孔534形成为一体。在一些实施例中，晶种层SL2可将上部金属化层级530与中间介电层514及下部金属化层级520分隔开。晶种层SL2可形成在屏蔽板片535下方，且插入在屏蔽板片535与中间介电层514之间。在一些实施例中，晶种层SL2还可给中间介电层514的开口OP7加衬，且将虚设导通孔534与下伏的屏蔽板片527分隔开。

在一些实施例中，屏蔽板片535嵌置在最外介电层516中。最外介电层516可包括暴露出屏蔽板片535的部分的开口OP8。在一些实施例中，不同的开口OP8暴露出同一屏蔽板片535。在一些实施例中，凸块下金属540也可形成在最外介电层516的开口OP8中。凸块下导通孔542可接触屏蔽板片535。在一些实施例中，晶种层SL3也可设置在凸块下金属540与屏蔽板片535之间。在一些实施例中，形成在最外介电层516的不同开口OP8中的多个凸块下金属540可连接到同一屏蔽板片535。如此，形成在这些凸块下金属540上的虚设连接端子620也可连接到同一屏蔽板片535。虚设连接端子620与下伏的凸块下金属540及屏蔽板片535及527以及所述屏蔽板片535及527所连接到的虚设导通孔534、526一起可相对于有效TIV 210及半导体管芯300电浮置。在一些实施例中，屏蔽板片535、527可有效地耗散虚设连接端子620所经受的或在虚设连接端子620处产生的机械应力。即，通过将多个虚设连接端子620与一个或多个屏蔽板片535、527连接在一起，虚设连接端子620所经受的机械应力可通过屏蔽板片535、527及虚设TIV 220重新分布，而不是集中在虚设连接端子620的对应区中。如此，可减小重布线结构500的变形或分层，从而延长半导体封装SP1的寿命且增大其可靠性。

图3A到图8A是根据一些实施例的在半导体封装SP1的制造工艺期间生产的结构的部分的示意性剖视图。图3A到图8A的视图可对应于图1E所示也在图2A中说明的区域A1，且可绘示在制造重布线结构500的形成有锚固导通孔522、532的有效扇出型区AFO的一些步骤期间形成的结构。图3B到图8B是根据一些实施例的在半导体封装SP1的制造工艺期间生产的结构的部分的示意性剖视图。图3B到图8B的视图可对应于图1E所示也在图2B中说明的区域A2，且可绘示在制造重布线结构500的形成有屏蔽板片527、535的虚设扇出型区DFO的一些步骤期间形成的结构。图3A到图8A中所说明的结构及图3B到图8B中所说明的结构可对应于对图1C中所说明的中间结构执行以获得图1D中的结构的步骤中的一些步骤。

参考图3A及图3B，在一些实施例中，在包封体400、TIV 200及半导体管芯300(例如，在图1C中所说明)之上形成最内介电层512。在一些实施例中，最内介电层512的材料包括聚酰亚胺、环氧树脂、丙烯酸树脂、酚醛树脂、苯并环丁烯(BCB)、聚苯并噁唑(PBO)或任何其他适合的聚合物系介电材料。在一些实施例中，可例如经由旋转涂布或适合的沉积技术(例如化学气相沉积(CVD)等)在图1C的中间结构上毯覆式地形成前体介电层(未示出)。可例如通过在存在辅助掩模(未示出)的情况下进行刻蚀来将前体介电层图案化，以形成包括位于有效扇出型区AFO中的开口OP1及OP2以及位于虚设扇出型区DFO中的开口OP6的最内介电层。开口OP1及OP6分别暴露出有效TIV 210的部分及虚设TIV 220的部分，而开口OP3暴露出包封体400的部分。

参考图4A及图4B，在一些实施例中，在最内介电层512之上毯覆式地形成晶种前体层SPL1。在一些实施例中，晶种前体层SPL1共形地形成在最内介电层512之上，从而给开口OP1、OP2及OP6加衬。在一些实施例中，晶种前体层SPL1建立与有效TIV 210及虚设TIV 220的电接触。晶种前体层SPL1可通过例如溅镀工艺、物理气相沉积(physical vapordeposition，PVD)工艺、原子层沉积(atomic layer deposition，ALD)工艺等形成。在一些实施例中，晶种前体层SPL1可包含例如铜、钽、钛、其组合或其他适合的材料。在一些实施例中，可在形成晶种前体层SPL1之前沉积阻挡层(未示出)，以防止晶种前体层SPL1及随后形成的下部金属化层级520(例如，图1D中所说明)的材料向外扩散。

参考图5A及图5B，例如经由一系列沉积、光刻及刻蚀在晶种前体层SPL1上设置经图案化掩模M1。在一些实施例中，经图案化掩模M1的材料可包括正性光刻胶或负性光刻胶。在一些实施例中，将经图案化掩模M1图案化成包括掩模开口MO1、MO2及MO3。掩模开口MO1形成在形成有开口OP1的有效扇出型区AFO中。即，晶种前体层SPL1的在有效TIV 210上延伸的的部分可被掩模开口MO1暴露出，且晶种前体层SPL1的在最内介电层512上延伸的位于开口OP1周围的部分亦同。掩模开口MO2也形成在有效扇出型区AFO中，但与开口OP2对应。即，晶种前体层SPL1的在包封体400上延伸的部分被掩模开口MO2暴露出。在一些实施例中，掩模开口MO2可比其暴露出的开口OP2稍宽，且开口OP2可被掩模开口MO2完全暴露出。掩模开口MO2可比开口MO1小(就面积来说)。掩模开口MO3形成在虚设扇出型区DFO中，且可对应于多个开口OP6而延伸。即，单个掩模开口MO3的占用面积可上覆在多个开口OP6上，或者换句话说，多个开口OP6可连接到同一掩模开口MO3。在一些实施例中，单个掩模开口MO3被形成为在整个虚设扇出型区DFO上延伸，但本发明并不仅限于此。在一些替代实施例中，多个掩模开口MO3形成在虚设扇出型区DFO内。在一些实施例中，掩模开口MO3可比掩模开口MO1或MO2宽(就所覆盖的面积来说)。在一些实施例中，可在晶种前体层SPL1的由经图案化掩模M1的掩模开口MO1、MO2、MO3暴露出的部分上形成导电材料CM1。在一些实施例中，导电材料CM1可填充最内介电层512的开口OP1、OP2、OP6，且进一步在掩模开口MO1、MO2、MO3中的最内介电层512之上延伸。在一些实施例中，导电材料CM1可包括铜、镍、锡、钯、金、钛、铝或其合金。在一些实施例中，导电材料CM1可通过镀覆工艺形成。镀覆工艺例如是电镀、无电镀、浸镀等。

参考图5A、图5B、图6A及图6B，可移除经图案化掩模M1、及晶种前体层SPL1的下伏部分。在一些实施例中，可通过例如刻蚀、灰化或其他适合的移除工艺来移除或剥除经图案化掩模M1。在移除经图案化掩模M1之后，移除晶种前体层SPL1的未被导电材料CM1覆盖的部分，以呈现晶种层SL1及下部金属化层级520。可例如通过刻蚀工艺移除晶种前体层SPL1的暴露部分。在一些实施例中，导电材料CM1可不同于晶种前体层SPL1的材料，因此可通过选择性刻蚀来移除晶种前体层SPL1的在移除经图案化掩模M1之后暴露出的部分。在一些实施例中，位于掩模开口MO1中的导电材料CM1形成有效导通孔521及路由导电迹线523，位于掩模开口MO2中的导电材料CM1形成锚固导通孔522及锚固导电迹线525，且位于掩模开口MO3中的导电材料CM1形成虚设导通孔526及屏蔽板片527。如所说明，导通孔521可同时形成，且包含与其所连接到的路由导电迹线523相同的导电材料CM1。锚固导通孔522与锚固导电迹线525以及虚设导通孔526与屏蔽板片527同样如此。

参考图7A及图7B，可在最内介电层512及下部金属化层级520上形成中间介电层514。中间介电层514的材料及制造工艺可类似于先前所论述的最内介电层512的材料及制造工艺。在中间介电层514及在下部金属化层级520的由中间介电层514暴露出的部分上形成晶种前体层SPL2。晶种前体层SPL2的材料及制造工艺可类似于参考图4A及图4B所论述的晶种前体层SPL1的材料及制造工艺。在晶种前体层SPL2上设置经图案化掩模M2。经图案化掩模M2可包含与经图案化掩模M1类似的材料，且可遵循与经图案化掩模M1类似的工艺来制造，如参考图5A及图5B所论述的。经图案化掩模M2包括位于有效扇出型区AFO中的掩模开口MO4以及位于虚设扇出型区DFO中的掩模开口MO5。在一些实施例中，掩模开口MO4可与中间介电层514的开口OP3及OP4连接。即，掩模开口MO4可暴露出晶种前体层SPL2的与路由导电迹线523及锚固导电迹线525二者接触的一部分。经图案化掩模M2还包括位于虚设扇出型区DFO中的掩模开口MO5。掩模开口MO5可上覆在屏蔽板片527及中间介电层514的多个开口OP7上。在一些实施例中，单个掩模开口MO5被形成为在整个虚设扇出型区DFO上延伸，但本发明并不仅限于此。在一些替代实施例中，多个掩模开口MO5可形成在虚设扇出型区DFO中。在一些实施例中，掩模开口MO5比掩模开口MO4宽(就覆盖的面积来说)。在一些实施例中，在晶种前体层SPL2的由经图案化掩模M2的掩模开口MO4、MO5暴露出的部分上形成导电材料CM2。在一些实施例中，导电材料CM2填充中间介电层514的开口OP3、OP4、OP7，且进一步在由掩模开口MO4及MO5暴露出的区中在中间介电层514之上延伸。导电材料CM2的位于开口MO4中的部分可电连接到下部金属化层级520的路由导电迹线523以及电连接到锚固导通孔522及锚固导电迹线525。导电材料CM2可包括与先前参考图5A及图5B针对导电材料CM1所阐述的材料类似的材料，且使用与先前参考图5A及图5B针对导电材料CM1所阐述的工艺类似的工艺设置。

参考图7A、图7B、图8A及图8B，与先前参考图6A及图6B所阐述的类似，可移除经图案化掩模M2、及晶种前体层SPL2的下伏部分。此后，可遵循与先前针对介电层512及514所阐述的类似的工艺并采用类似的材料来在中间介电层514上形成最外介电层516。在最外介电层516上形成晶种前体层SPL3，这与先前针对晶种前体层SPL1(在图4A及图4B中所示)及SPL2所阐述的类似。在晶种前体层SPL3上设置经图案化掩模M3。可遵循与辅助掩模M1(在图5A及图5B中所说明)及M2类似的工艺且采用类似的材料设置经图案化掩模M3。经图案化掩模M3包括位于有效扇出型区AFO中的掩模开口MO6及位于虚设扇出型区DFO中的掩模开口MO7。掩模开口MO6与锚固导通孔532及522在垂直方向上对齐。由掩模开口MO6覆盖的面积可比下伏的锚固导通孔532及522的占用面积宽。然而，本发明并不仅限于此。在一些替代实施例中，由掩模开口MO6覆盖的面积可实质上等于下伏的锚固导通孔532及522的占用面积。在一些实施例中，多个掩模开口MO7在屏蔽板片535的占用面积内开孔。每一掩模开口MO7可显露出最外介电层516的开口OP8中的一者。在一些实施例中，由位于虚设扇出型区DFO中的掩模开口MO7覆盖的面积可与由位于有效扇出型区AFO中的掩模开口MO6覆盖的面积相当。即，在形成在最外介电层516上的经图案化掩模M3中，各别掩模开口MO6与MO7可具有实质上相同的形状及大小。在一些实施例中，在晶种前体层SPL3的由经图案化掩模M3的掩模开口MO6、MO7暴露出的部分上形成导电材料CM3。在一些实施例中，导电材料CM3填充最外介电层516的开口OP5、OP8，且进一步在开口OP5及OP8周围在最外介电层516之上延伸。导电材料CM3的位于开口MO4中的部分可电连接到路由导电迹线533以及电连接到下伏的锚固导通孔522、532及锚固导电迹线525。在一些实施例中，导电材料CM3的位于不同的掩模开口MO4中的部分连接到不同的路由导电迹线533及锚固导通孔522、532。导电材料CM3的位于开口MO5中的部分连接到屏蔽板片535。在一些实施例中，位于不同的开口MO5中的部分连接到同一屏蔽板片535。导电材料CM3可包括与先前参考图5A及图5B针对导电材料CM1所阐述的材料类似的材料，且使用与先前参考图5A及图5B针对导电材料CM1所阐述的工艺类似的工艺设置。在一些实施例中，导电材料CM3包括多个堆叠的金属材料层。在一些实施例中，可在移除经图案化掩模M3及晶种前体层SPL3的下伏部分并形成连接端子600之后获得图1D的结构。

显然，虽然已参考图1A到图8B阐述了具有包括三个介电层512、514、516及两个金属化层级520、530的重布线结构500的半导体封装SP1的制造工艺，但本发明并不仅限于此。可遵循与刚刚所阐述的工艺类似的工艺来获得包括更多或更少的金属化层级及更多或更少的介电层的重布线结构。此外，虽然半导体封装SP1被说明为包括具有用于应力耗散的顺应结构(例如，屏蔽板片527、535及锚固导通孔522、532)的重布线结构500，但在一些实施例中，所述顺应结构可形成到半导体封装中所包括的任何其他重布线结构(例如，半导体封装SP1的背侧重布线结构100)中。

在一些实施例中，半导体封装SP1可集成在更大的半导体器件SD1中，如图9的剖视图所说明。在一些实施例中，连接端子600连接到电路载体700(例如，印刷电路板、母板等)的导电垫702、704。举例来说，可经由焊接工艺、回焊工艺或需要加热条件的其他工艺将半导体封装SP1安装在电路载体700上。在一些实施例中，导电垫702、704包括有效导电垫702及虚设导电垫704。有效连接端子610结合到有效导电垫702，且虚设连接端子620结合到虚设导电垫704。在一些实施例中，电路载体700的热膨胀系数可不同于重布线结构500的热膨胀系数，或者笼统来说不同于半导体封装SP1的热膨胀系数。当热膨胀系数不匹配时，在连接端子600的对应区中可能会产生应力，所述应力可传递到重布线结构500。在一些实施例中，即使例如塑性应变或剥落应力等机械应力传递到重布线结构500，但由于重布线结构500包括例如屏蔽板片527、535和/或锚固导通孔522、532等顺应结构，因此应力可在更大的区域(例如屏蔽板片527、535、虚设TIV 220和/或包封体400)中耗散，且因此可减小或消除重布线结构500的分层或开裂。如此，可提高半导体器件SD1的制造良率及可靠性。

图10是根据本发明一些实施例的在屏蔽板片535的平面中截取的屏蔽板片535的一部分的示意性剖视图。虚线指示凸块支撑件544及上覆的虚设连接端子620的占用面积，且可被视为两个元件在由屏蔽板片535限定的平面中的垂直投影。如图10中所说明，屏蔽板片535可包括穿过屏蔽板片535形成的网孔MH。即，网孔MH可在屏蔽板片535中开孔，且从屏蔽板片535的一侧横穿到相对侧。在一些实施例中，可通过将经图案化掩模M2(图7B中所说明)图案化以在掩模开口MO5(图7B中所说明)内包括掩模材料的隔离片段(未示出)来生成网孔MH。在移除经图案化掩模M2的掩模材料的隔离片段之后，获得包括网孔MH的屏蔽板片535。在一些实施例中，最外介电层516(图8B中所说明)可填充网孔MH。在一些实施例中，可在设计电路时基于在虚设连接端子620的位置及虚设导通孔534的位置已确定之后所剩余的空间来选择网孔MH的位置。在一些实施例中，网孔MH可进一步有助于耗散屏蔽板片535所接收的机械应力。在一些实施例中，屏蔽板片527(例如在图7B中所说明)可具有与刚刚针对屏蔽板片535所论述的结构类似的结构，其中网孔MH的位置是基于接触的虚设导通孔534及526的位置而不是虚设连接端子620的位置来确定。

图11是根据本发明一些实施例的半导体封装SP2的一部分的示意性剖视图。半导体封装SP2可类似于图1E及图2B的半导体封装SP1。图11说明半导体封装SP2的重布线结构5002及虚设连接端子620的细节。图11中所说明的区域可对应于图1E中所说明的虚设扇出型区DFO中的区域A2。在重布线结构5002中，上部金属化层级530包括屏蔽板片535及虚设导通孔534，这类似于半导体封装SP1，而下部金属化层级520不包括屏蔽板片527(图2B所说明)。而是，虚设导通孔534连接到多个虚设导电迹线528，虚设导电迹线528进一步与下部金属化层级520中的虚设导通孔526连接。在一些实施例中，不同的虚设导通孔534连接到不同的虚设导电迹线528。即，在重布线结构5002中，上部金属化层级530中包括屏蔽板片(例如535)，但下部金属化层级520中不包括屏蔽板片。虚设导电迹线528可通过中间介电层514B彼此分隔开。在一些实施例中，机械应力的一部分仍可经由虚设导通孔526、534及虚设导电迹线528被路由到虚设TIV 220。

图12是根据本发明一些实施例的半导体封装SP3的一部分的示意性剖视图。半导体封装SP3可类似于图1E及图2B的半导体封装SP1。图12说明半导体封装SP2的重布线结构5004及虚设连接端子620的细节。图12中所说明的区域可对应于图1E中所说明的虚设扇出型区DFO中的区域A2。在重布线结构5004中，上部金属化层级530包括屏蔽板片535，且下部金属化层级520包括屏蔽板片527。然而，在重布线结构5004中，不存在将屏蔽板片535连接到屏蔽板片537的虚设导通孔。而是，两个屏蔽板片535、527在重布线结构5004的不同金属化层级520、530中彼此平行地延伸，通过中间介电层514C分隔开。此外，在下部金属化层级520中未形成将屏蔽板片527与虚设TIV 220连接的虚设导通孔。在一些实施例中，屏蔽板片527夹置在最内介电层512C与中间介电层514之间且被最内介电层512C及中间介电层514绝缘。而上部金属化层级530的屏蔽板片535连接到凸块下金属540及虚设连接端子620。在一些实施例中，屏蔽板片535可有效地耗散在虚设连接端子620处产生的机械应力，而屏蔽板片527可为重布线结构5004提供额外的结构支撑。

图13A是根据本发明一些实施例的半导体封装SP4的一部分的示意性剖视图。图13B是在路由导电迹线533的平面中截取的半导体封装SP4的一部分的示意性剖视图。半导体封装SP4可类似于图1E及图2A的半导体封装SP1。图13A及图13B说明半导体封装SP4的重布线结构5006及有效连接端子610的细节。图13A及图13B中所说明的区域可对应于图1E中所说明的有效扇出型区AFO中的区域A1。在一些实施例中，重布线结构5006包括单个金属化层级530及夹置金属化层级530的两个介电层512及516。金属化层级530包括有效导通孔531、锚固导通孔532A及路由导电迹线533。有效导通孔531及锚固导通孔532A嵌置在最内介电层512中。路由导电迹线533在最内介电层512上延伸，且接触有效导通孔531及锚固导通孔532A二者。有效导通孔531将路由导电迹线533连接到有效TIV 210，而锚固导通孔532A设置在包封体400上。上面形成有有效连接端子610的凸块下金属540设置在路由导电迹线533上，相对于锚固导通孔532A在垂直方向上堆叠。凸块下导通孔542嵌置在最外介电层516中，且凸块支撑件544在凸块下导通孔542及最外介电层516上延伸。图13B中说明最外介电层516的一部分及路由导电迹线533。用不同样式的线表示的圆圈对应于对应标记的元件在路由导电迹线533所在的平面中的占用面积，所述对应标记的元件连接到所说明的路由导电迹线533。实心圆圈对应于有效导通孔531的占用面积，短虚线圆圈对应于有效TIV 210的占用面积，虚线圆圈对应于凸块支撑件544及有效连接端子610的占用面积，点划线圆圈对应于锚固导通孔532A的占用面积，且双点划线圆圈对应于凸块下导通孔542的占用面积。如图13B中所说明，有效TIV 210的占用面积、导通孔531、532A、542的占用面积、凸块支撑件544的占用面积及有效连接端子610的占用面积皆实质上是圆形的，然而本发明并不仅限于此。在一些替代实施例中，占用面积可具有不同的形状，例如椭圆形、多边形等。此外，不同元件的占用面积并不仅限于具有相同的形状。举例来说，锚固导通孔532A可具有正方形的占用面积，而上覆的凸块下金属540可具有圆形的占用面积。虽然以下论述将集中在所有占用面积实质上是圆形的实施例上，但本发明并不仅限于此，也可涵盖其他的形状组合。在一些实施例中，凸块支撑件544的占用面积可具有比凸块下导通孔542的占用面积及锚固导通孔532A的占用面积大的面积。此外，凸块下导通孔542的占用面积可实质上等于锚固导通孔532A的占用面积。在一些实施例中，当占用面积是圆形时，凸块支撑件544的直径D1可处于28微米到112微米范围内，凸块下导通孔542的直径D2可处于13微米到50微米范围内，且锚固导通孔532A的直径D3可处于13微米到62微米范围内。

图14A是根据本发明一些实施例的半导体封装SP5的一部分的示意性剖视图。图14B是在路由导电迹线533的平面中截取的图14A中所说明的半导体封装SP5的一部分的示意性剖视图。半导体封装SP5可类似于图13A及图13B的半导体封装SP4。图14A及图14B说明半导体封装SP5的有效扇出型区AFO中的重布线结构5008及有效连接端子610的细节。图14A及图14B中所说明的半导体封装SP5的视图可对应于图13A及图13B中所说明的半导体封装SP4的视图。在一些实施例中，图13A的重布线结构5006与图14A的重布线结构5008之间的差异在于锚固导通孔532B的形状。在一些实施例中，锚固导通孔532B具有(圆形)环形形状(圆环形状)。最内介电层512B包括在锚固导通孔532B外侧延伸(环绕锚固导通孔532B)的部分5121，这类似于图13A及图13B的相对于锚固导通孔532A来说的最内介电层512。最内介电层512B还包括填充环的中心(圆环的孔)处的空间的部分5122。即，锚固导通孔532B可环绕最内介电层512B的部分5122。在一些实施例中，锚固导通孔的外径D4可处于13微米到112微米范围内，且内径D5(也对应于最内介电层512B的部分5122的直径)可高达外径的96％。

图15是根据本发明一些实施例的半导体封装SP6的示意性俯视图。半导体封装SP6可类似于图1E的半导体封装SP1。图15的俯视图中说明半导体管芯300的占用面积、连接端子600的位置以及屏蔽板片535A的占用面积。虚线指示有效扇出型区AFO与虚设扇出型区DFO之间的边沿。在一些实施例中，半导体封装SP6的扇出型区FO从半导体管芯300的外围延伸到半导体封装SP6的边缘E。扇出型区FO包括虚设扇出型区DFO及有效扇出型区AFO。在半导体封装SP6中，虚设扇出型区DFO及有效扇出型区AFO相对于半导体管芯300同心地设置。在一些实施例中，有效扇出型区AFO具有环绕半导体管芯300的环形形状，而虚设扇出型区DFO具有环绕有效扇出型区AFO的环形形状。在一些实施例中，虚设扇出型区DFO被视为从半导体封装SP的边缘E到有效连接端子610的最外环的区域，且有效扇出型区AFO被视为从虚设扇出型区DFO的边界到半导体管芯300的外围的区。在一些实施例中，虚设扇出型区DFO的宽度WDFO被视为从半导体封装SP6的边缘E到有效连接端子610的最外环的距离，且占扇出型区FO的总宽度的至少2％。扇出型区FO的总宽度可被视为虚设扇出型区DFO的宽度WDFO与有效扇出型区AFO的宽度WAFO的和，其中有效扇出型区AFO的宽度WAFO被视为从有效连接端子610的最外环到半导体管芯300的距离。如图15中所说明，在半导体封装SP6中，上部金属化层级530中包括单个屏蔽板片535A。屏蔽板片535A具有环形形状，且在整个虚设扇出型区DFO上延伸。在一些实施例中，虚设连接端子620连接到屏蔽板片535A，且虚设连接端子620的垂直投影落在屏蔽板片535A上。在一些实施例中，屏蔽板片535A位于更靠近半导体管芯300的虚设连接端子620及更靠近半导体封装SP6的边缘E的虚设连接端子620之下。在一些实施例中，根据先前所论述的结构，包括半导体封装SP6的屏蔽板片535A的重布线结构可包括或可不包括下部金属化层级(未示出)，且如果包括下部金属化层级，则下部金属化层级可包括或可不包括额外的屏蔽板片(未示出)。

图16是根据本发明一些实施例的半导体封装SP7的示意性俯视图。半导体封装SP7可类似于图15的半导体封装SP6。在一些实施例中，半导体封装SP7的上部金属化层级530包括横跨整个虚设扇出型区DFO的多个屏蔽板片535B。屏蔽板片535B可彼此断开连接，且每一屏蔽板片535B可连接到虚设连接端子620中的一些虚设连接端子。即，不同群组的虚设连接端子620可连接到不同的屏蔽板片535B。多个屏蔽板片535B可通过最外介电层516彼此分隔开。下部金属化层级(如果包括的话)也可包括针对上部金属化层级530所说明的多个屏蔽板片。

图17是根据本发明一些实施例的半导体封装SP8的示意性俯视图。半导体封装SP8可类似于图16的半导体封装SP7。在一些实施例中，半导体封装SP8的上部金属化层级530包括设置在半导体封装SP8的隅角处的四个屏蔽板片535C。屏蔽板片535C可彼此断开连接，且每一屏蔽板片535C可连接到设置在半导体封装SP8的对应隅角处的虚设连接端子620中的一些虚设连接端子。在一些实施例中，有效扇出型区AFO可在屏蔽板片535C之间延伸。如图17中所说明，有效扇出型区AFO可具有十字架形状，四个臂在半导体管芯300的对应区中交会。在一些实施例中，有效连接端子610中的一些有效连接端子可与虚设连接端子620中的一些虚设连接端子一样与半导体封装SP8的边缘E是等距的。即，连接端子600的最外环中所包括的连接端子600可沿着半导体封装SP8的一侧位于距半导体的边缘E相同的距离D处，连接端子600的最外环的虚设连接端子620可沿着半导体封装SP8的一侧位于距半导体封装SP8的边缘E相同的距离D处，且连接端子600的最外环可包括有效连接端子610及虚设连接端子620。

图18是根据本发明一些实施例的半导体封装SP9的示意性俯视图。半导体封装SP9可类似于图15的半导体封装SP6。在一些实施例中，半导体封装SP9的虚设扇出型区DFO具有开放的环形形状。有效扇出型区AFO可在虚设扇出型区DFO的间隙中突出，以朝向半导体封装的边缘E延伸。即，在半导体封装SP9中也可存在一些有效连接端子610，所述一些有效连接端子610与虚设连接端子620一样与半导体封装SP9的外围边缘E是等距的，这与先前针对图17的半导体封装SP8所阐述的类似。在一些实施例中，半导体封装SP9的上部金属化层级530包括具有开放的环形形状的单个屏蔽板片535D，虚设连接端子620连接到所述屏蔽板片535D。在一些实施例中，有效扇出型区AFO可在屏蔽板片535D的开口内延伸。

图19是根据本发明一些实施例的半导体封装SP10的示意性剖视图。半导体封装SP10可类似于图1E的半导体封装SP1。在一些实施例中，半导体封装SP10与半导体封装SP1之间的差异在于没有锚固导通孔及锚固导电迹线。即，半导体封装SP10的重布线结构5010包括屏蔽板片527及535，作为针对在虚设连接端子620处产生的机械应力的顺应结构，而有效连接端子610不连接到锚固导通孔。举例来说，下部金属化层级520可包括有效导通孔521、路由导电迹线523、虚设导通孔526及屏蔽板片527，但没有锚固导通孔或锚固导电迹线。类似地，上部金属化层级530可包括有效导通孔531、路由导电迹线533、虚设导通孔534及屏蔽板片535，但没有锚固导通孔。路由导电迹线533可仅连接到凸块下金属540或有效导通孔531。在一些实施例中，机械应力可主要在虚设扇出型区DFO中产生，且如此屏蔽板片527、535可充分增强半导体封装SP10的可靠性，而不需要额外的顺应结构。

图20是根据本发明一些实施例的半导体封装SP11的示意性剖视图。半导体封装SP11可类似于图1E的半导体封装SP1。在一些实施例中，半导体封装SP11与半导体封装SP1之间的差异在于在重布线结构5012的金属化层级520、530中没有屏蔽板片。即，金属化层级520、530仅包括有效导通孔521、531、路由导电迹线523、533、锚固导通孔522、532及锚固导电迹线525。在一些实施例中，半导体封装不包括虚设扇出型区DFO。即，半导体封装SP11的有效区域AA可实质上在整个半导体封装SP11上延伸。在一些实施例中，所有连接端子600皆是有效连接端子610。然而，本发明并不仅限于此。在一些替代实施例中，虚设连接端子也可通过锚固导通孔及锚固导电迹线机械连接到包封体400，但不连接到屏蔽板片。举例来说，当屏蔽板片的形成可能与其他电路设计要求冲突时，可能出现此种情形。即，经由锚固导通孔532将虚设连接端子耦合到包封体400可提供替代用于虚设连接端子的屏蔽板片的应力耗散机制。

图21是根据本发明一些实施例的半导体封装SP12的示意性剖视图。半导体封装SP12可类似于图1E的半导体封装SP1。在一些实施例中，半导体封装SP12包括并排设置且由包封体400包封的多个半导体管芯3010、3020。半导体管芯3010、3020中的每一者包括半导体衬底3012、3022、接触垫3014、3024及钝化层3016、3026。接触垫3014、3024分别形成在半导体衬底3012、3022的顶表面3012t、3022t处，且被钝化层3016、3026在侧向上环绕。重布线结构5014在包封体400及半导体管芯3010、3020之上延伸。如图21中所说明，重布线结构5014包括嵌置在介电层510中的两个金属化层级520、530。金属化层级520、530对半导体封装SP12的半导体管芯3010、3020进行内连，且进一步将半导体管芯3010、3020连接到连接端子600。然而，本发明并不受限于包括在重布线结构5014中的金属化层级的数目。在一些实施例中，半导体封装SP12包括：有效区域AA，半导体管芯3010、3020位于所述有效区域AA中；以及虚设扇出型区DFO，环绕有效区域AA，虚设连接端子620位于虚设扇出型区DFO中。在一些实施例中，有效区域AA可相对于每一半导体管芯3010、3020被划分成管芯贴合区DAR及有效扇出型区AFO。举例来说，半导体管芯3010所位于的区域可被界定为管芯贴合区DAR1，且有效区域AA的剩余部分可被视为半导体管芯3010的有效扇出型区AFO1。类似地，半导体管芯3020所位于的区域可被界定为管芯贴合区DAR2，且有效区域AA的剩余部分可被视为半导体管芯3020的有效扇出型区AFO2。类似于关于图15所提供的说明，有效区域AA可被视为由最外有效连接端子610(更靠近半导体封装SP12的边缘的有效连接端子610)界定的区域。如图21中所说明，在一些实施例中，最外有效连接端子610可落在位于管芯贴合区DAR1、DAR2中的一者中的半导体管芯3030、3040的跨度内。在此种情形中，虚设扇出型区DFO从半导体封装SP12的边缘延伸到管芯贴合区DAR1、DAR2的边界。

在一些实施例中，重布线结构5014的第一金属化层级520包括有效导通孔521，有效导通孔521在一侧上直接连接到(实体接触)半导体管芯3010、3020的接触垫3014、3024，且在另一侧处连接到路由导电迹线523。路由导电迹线523通过金属化层级530的有效导通孔531及路由导电迹线533连接到有效连接端子610。路由导电迹线523中的一些路由导电迹线可进一步实体连接到锚固导通孔522。锚固导通孔522可在一侧上实体接触路由导电迹线523或锚固导电迹线525，且可在相对侧上实体接触钝化层3016、3026。在一些实施例中，锚固导通孔522通过锚固导电迹线525、锚固导通孔322及路由导电迹线533接收在有效连接端子610处产生的应力。即，在半导体封装SP12中，在有效连接端子610处产生的应力可通过锚固导通孔522传递到半导体管芯3010、3020的钝化层3016、3026。然而，本发明并不仅限于此，且根据连接端子600与半导体管芯3010、3020的相对位置，锚固导通孔522中的一些锚固导通孔也可连接到包封体400。

在一些实施例中，重布线结构5014还包括位于虚设扇出型区DFO中且接收在虚设连接端子620处产生的应力的屏蔽板片527、535。屏蔽板片527、535可通过虚设导通孔534彼此连接，且可通过虚设导通孔526连接到包封体400。即，在半导体封装SP12中，虚设导通孔526可连接到包封体400，而不是连接到TIV(例如，图1E中所说明的TIV 220)。

在一些实施例中，半导体封装SP12可集成在更大的半导体器件SD2中，如图22的剖视图中所说明。在一些实施例中，连接端子600连接到电路载体710(例如，印刷电路板、中介层、母板等)的导电垫712、714。举例来说，半导体封装SP12可通过焊接工艺、回焊工艺或需要加热条件的其他工艺安装在电路载体710上。在一些实施例中，导电垫712、714包括有效导电垫712及虚设导电垫714。有效连接端子610结合到有效导电垫712，且虚设连接端子620结合到虚设导电垫714。在一些实施例中，半导体封装SP12设置在电路载体710的第一侧710a处。电路载体710还可包括设置在与第一侧710a相对的第二侧710b处的连接件716，以用于与其他器件(未示出)进一步集成。在一些实施例中，电路载体710的热膨胀系数可不同于重布线结构5014的热膨胀系数，或者笼统来说不同于半导体封装SP12的热膨胀系数。当热膨胀系数不匹配时，在连接端子600的对应区处可能会产生应力，所述应力可传递到重布线结构5014。在一些实施例中，即使例如塑性应变或剥落应力等机械应力传递到重布线结构5014，但由于重布线结构5014包括例如屏蔽板片527、535和/或锚固导通孔522、532等顺应结构，因此应力可在更大的区域(例如屏蔽板片527、535、钝化层3016、3026和/或包封体400)中耗散，且因此可减小或消除重布线结构5014的分层或开裂，如此可提高半导体器件SD2的制造良率及可靠性。

图23是根据本发明一些实施例的半导体封装SP13的示意性剖视图。在一些实施例中，半导体封装SP13的特征可类似于上文针对图1E的半导体封装SP1及图21的半导体封装SP12所论述的特征。举例来说，半导体封装SP13可包括通过重布线结构5016内连的多个半导体管芯3030、3040。在一些实施例中，重布线结构5016包括重布线层5100、5300及设置在重布线层5100与重布线层5300之间的桥接层5200。在一些实施例中，重布线层5100包括介电层5110以及一个或多个金属化层级5120。金属化层级5120包括：路由导电迹线5122，电连接到半导体管芯3020、3030的接触垫3034、3044；以及虚设导电迹线5124，与半导体管芯3020、3030电断开连接。在一些实施例中，虚设导电迹线5124可以是电浮置的。

桥接层5200可包括：TIV 5210，将重布线层5100电连接到重布线层5300；包封体5220，环绕TIV 5210；以及半导体桥接件5230，在TIV 5210旁边嵌置在包封体5220中。半导体桥接件5230通过路由导电迹线5122连接到半导体管芯3030、3040。如图23中所说明，在一些实施例中，半导体桥接件5230包括半导体衬底5232、设置在半导体桥接件5230的前表面5232f处的介电层5234、以及嵌置在介电层5234及半导体衬底5232中的内连导电图案5236。半导体衬底5232可由与先前针对半导体管芯300(例如，在图1B中所说明)的半导体衬底302所论述的类似的适合半导体材料制成。内连导电图案5236与形成在半导体桥接件5230的前表面5230f处的介电层5234上的导电端子5238电接触。导电端子5238可以是微凸块。举例来说，导电端子5238可包括导电杆5238a及设置在导电杆5238a上的焊料顶盖5238b。在一些实施例中，导电杆5238a可以是铜杆。然而，本发明并不仅限于此，且例如焊料凸块、金凸块或金属凸块等其他导电结构也可用作导电端子5238。在一些实施例中，半导体桥接件5230被设置成前表面5230f朝向半导体管芯3030、3040，使得导电端子5238可结合到路由导电迹线5122。在一些实施例中，半导体桥接件5230的内连导电图案5236电内连半导体管芯3030与半导体管芯3040。导电端子5238可通过回焊工艺结合到重布线层5100。在结合半导体桥接件5230之后，通过内重布线层5100、导电端子5238及内连导电图案5236建立半导体管芯3030与半导体管芯3040之间的电连接。在一些实施例中，内重布线层5100不直接内连半导体管芯3030、3040。在一些实施例中，半导体桥接件5030将电连接到半导体管芯3030的至少一个路由导电迹线5122连接到电连接到半导体管芯3040的另一个路由导电迹线5122。在一些实施例中，半导体桥接件5230将上覆在半导体管芯3030上的一个或多个路由导电迹线5122与上覆在半导体管芯3040上的一个或多个路由导电迹线5122连接。在一些实施例中，在相邻的半导体管芯3030、3040之间存在间隙的情况下，半导体桥接件5230在此间隙之上延伸。在一些实施例中，半导体桥接件5230用作相邻的半导体管芯3030、3040的内连结构，并在相邻的半导体管芯3030、3040之间提供较短的电连接路径。

外重布线层5300可类似于图1E的重布线结构500。举例来说，重布线层5300可包括介电层5310及嵌置在介电层5310中的一个或多个金属化层级5320、5330。金属化层级5320、5330包括有效导通孔5321、5331及路由导电迹线5323、5333，路由导电迹线5323、5333通过介于中间的凸块下金属5340将往来于半导体管芯3030、3040的信号路由到有效连接端子610。此外，金属化层级5320、5330可包括可将在有效连接端子610处产生的应力转移到包封体5220的锚固导通孔522、532及锚固导电迹线525。此外，金属化层级5320、5330可包括位于虚设扇出型区DFO中的屏蔽板片5327、5335，屏蔽板片5327、5335可能连接到虚设导通孔5334及5326。TIV 5210可包括有效TIV 5212及虚设TIV 5214。有效TIV 5212将路由导电迹线5122电连接到重布线层5300的有效导通孔5221，而虚设TIV 5214可将虚设导电迹线5124连接到重布线层5300的虚设导通孔5226。因此，在有效连接端子610或虚设连接端子620处产生的应力可被高效地耗散到包封体5220、TIV 5214或虚设导电迹线5124，且因此可减小或消除重布线结构5016的分层或开裂。如此，可提高半导体封装SP13的制造良率及可靠性。

在一些实施例中，还可组合上文所呈现的实施例的特征。举例来说，虽然在图21及图23中，屏蔽板片527通过介于中间的虚设导通孔534连接到屏蔽板片535，且屏蔽板片5327通过介于中间的虚设导通孔5334连接到屏蔽板片5335，但在一些替代实施例中，可省略虚设导通孔534、5334，如针对图12中的半导体封装SP3所说明。在一些实施例中，也可省略虚设导通孔526、5326。在图1E的半导体封装SP1中，虚设导通孔526被说明为连接到虚设TIV220，且锚固导通孔522被说明为连接到包封体400。然而，本发明并不仅限于此。在一些替代实施例中，即使当一些TIV 200包括在半导体封装SP1中时，半导体封装SP1的虚设导通孔526仍可连接到包封体，如针对图21中的半导体封装SP12所说明。此外，锚固导通孔522可连接到半导体管芯300的钝化层306，而不是连接到包封体400。上文所论述的实施例的这些及其他组合涵盖在本发明的范围内。

根据本发明一些实施例，一种半导体封装包括半导体管芯、重布线结构及连接端子。所述重布线结构设置在所述半导体管芯上且包括设置在一对介电层之间的第一金属化层级。所述第一金属化层级包括电连接到所述半导体管芯的路由导电迹线以及与所述半导体管芯电绝缘的屏蔽板片。所述连接端子包括虚设连接端子及有效连接端子。所述虚设连接端子设置在所述重布线结构上且电连接到所述屏蔽板片。所述有效连接端子设置在所述重布线结构上且电连接到所述路由导电迹线。所述虚设连接端子的垂直投影落在所述屏蔽板片上。在本发明的一实施例中，上述的半导体封装，其中所述第一金属化层级包括多个屏蔽板片，且所述多个屏蔽板片中的每一屏蔽板片连接到不同的虚设连接端子。在本发明的一实施例中，上述的半导体封装，其中所述屏蔽板片位于所述半导体封装的每一隅角处。在本发明的一实施例中，上述的半导体封装，其中所述屏蔽板片具有环形形状且位于所述连接端子的最外环之下。在本发明的一实施例中，上述的半导体封装，其中所述重布线结构包括第二金属化层级，且所述第一金属化层级设置在所述第二金属化层级与所述连接端子之间。在本发明的一实施例中，上述的半导体封装，其中所述屏蔽板片包括相对于所述虚设连接端子的所述垂直投影错位的网孔。在本发明的一实施例中，上述的半导体封装，还包括在侧向上包绕所述半导体管芯的包封体，其中所述第一金属化层级还包括设置在所述有效连接端子下方的锚固导通孔，所述路由导电迹线中的路由导电迹线与所述有效连接端子中的有效连接端子电连接，且所述锚固导通孔中的锚固导通孔在第一侧上接触所述路由导电迹线且在与所述第一侧相对的第二侧上接触所述包封体。

根据本发明一些实施例，一种半导体封装包括半导体管芯、包封体、重布线结构及连接端子。所述半导体管芯包括半导体衬底、接触垫及钝化层。所述接触垫形成在所述半导体衬底的顶表面处。所述钝化层形成在所述半导体衬底的所述顶表面处且暴露出所述接触垫。所述包封体在侧向上环绕所述半导体管芯。所述重布线结构设置在所述半导体管芯及所述包封体上。所述重布线结构包括第一介电层、第一导电迹线、第一导通孔、第二导通孔及连接端子。所述第一导电迹线设置在所述第一介电层上。所述第一导通孔设置在所述第一介电层中，与所述第一导电迹线以及与所述包封体或所述钝化层中的一者实体接触。所述第二导通孔设置在所述第一导电迹线上且在垂直方向上与所述第一导通孔交叠。所述连接端子设置在所述第二导通孔之上且电连接到所述第二导通孔。在本发明的一实施例中，上述的半导体封装，还包括设置在所述半导体管芯旁边且被所述包封体包封的绝缘体穿孔，其中所述重布线结构还包括第三导通孔，所述第三导通孔设置在所述第一介电层的第二开口中且与所述第一导电迹线及所述绝缘体穿孔中的一个绝缘体穿孔实体接触。在本发明的一实施例中，上述的半导体封装，其中所述第二导通孔是凸块下金属的一部分，且所述连接端子设置在所述凸块下金属上。在本发明的一实施例中，上述的半导体封装，其中所述连接端子的占用面积大于所述第二导通孔的占用面积。在本发明的一实施例中，上述的半导体封装，其中所述第一导通孔具有环形状，且所述第一介电层的一部分填充所述环的中心孔。在本发明的一实施例中，上述的半导体封装，其中所述重布线结构还包括：第二导电迹线，设置在所述第二导通孔上，以及第三导通孔，设置在所述第二导电迹线上且在垂直方向上对准所述第一导通孔、所述第二导通孔及所述连接端子。在本发明的一实施例中，上述的半导体封装，还包括设置在所述半导体管芯旁边且被所述包封体包封的绝缘体穿孔，其中所述重布线结构还包括第三导电迹线，所述第三导电迹线设置在所述第一介电层上且电连接到所述第二导电迹线及所述绝缘体穿孔中的一个绝缘体穿孔。

根据本发明一些实施例，一种半导体封装的制造方法包括以下步骤。提供半导体管芯。所述半导体管芯包括半导体衬底、接触垫及钝化层。所述接触垫形成在所述半导体衬底的顶表面处。所述钝化层形成在所述半导体衬底的所述顶表面处且暴露出所述接触垫。将所述半导体管芯模塑在包封体中。在所述包封体上形成重布线结构。形成所述重布线结构包括以下步骤。形成第一介电层。所述第一介电层包括第一开口及第二开口。在所述第一开口及所述第二开口中沉积导电材料以形成导通孔。所述第一开口中的每一者暴露出包封体及钝化层中的至少一者。在本发明的一实施例中，上述的制造方法，其中形成所述重布线结构还包括：在所述第一介电层上沉积所述导电材料，以形成导电迹线；在所述第一介电层之上形成第二介电层；以及在所述第二介电层之上提供连接端子，所述连接端子在垂直方向上与形成在所述第一开口中的所述导通孔交叠。在本发明的一实施例中，上述的制造方法，还包括：在所述半导体管芯周围设置绝缘体穿孔，其中所述绝缘体穿孔与所述半导体管芯一起被模塑在所述包封体中，且所述第二开口暴露出所述绝缘体穿孔的部分。在本发明的一实施例中，上述的制造方法，其中形成所述导通孔包括：在所述第一介电层上、在所述第一开口中的所述包封体上及在所述第二开口中的所述绝缘体穿孔上形成晶种前体层；以及在所述晶种前体层上镀覆所述导电材料。在本发明的一实施例中，上述的制造方法，其中形成所述导通孔还包括：提供图案化辅助掩模，所述图案化辅助掩模包括第一掩模开口，所述第一掩模开口暴露出在所述第一开口中延伸的所述晶种前体层的区段。在本发明的一实施例中，上述的制造方法，其中所述第二开口暴露出所述半导体管芯的所述接触垫。

上述内容概述了若干实施例的特征，以使所属领域的技术人员可更好地理解本发明的各方面。所属领域的技术人员应了解，他们可容易地使用本发明作为设计或修改其他工艺及结构的基础来施行与本文中所介绍的实施例相同的目的和/或实现与本文中所介绍的实施例相同的优点。所属领域的技术人员还应意识到这些等效构造并不背离本发明的精神及范围，且其可在不背离本发明的精神及范围的情况下在本文中做出各种变化、替代及更改。