一种平面封装件及其生产方法
阅读说明：本技术 一种平面封装件及其生产方法 (Planar packaging part and production method thereof ) 是由 徐尚军 周金成 闫景涛 郭鹏 李习周 何文海 陈国岚 王立国 李新平 李�东 何 于 2020-12-09 设计创作，主要内容包括：本发明提供一种平面封装件及生产方法,具备：基岛；芯片,粘贴在基岛上；内引脚,与芯片通过焊接线相连接；外引脚,与内引脚相连接；互联岛,设置在内引脚上的条状结构,使外引脚互连在一起；塑封体,固封在基岛上,并将内引脚、焊接线、芯片以及互联岛都封装在内,外引脚在塑封体外,且所有的外引脚处于同一平面。根据本发明,可以直接在芯片接地端与互联岛之间打地线,避免了在基岛边缘打地线。这样可使整个封装件的外部PCB布线设计得到简化,封装件内部的基岛调整到与芯片更加适配的尺寸,同时基岛无需再镀银(银与塑封料接触面的结合性差),减小了载体分层的风险；在互联岛上打线提高了打线的灵活性,可有效避免交丝和打线密集的情况。(The invention provides a planar package and a production method, comprising: a base island; the chip is pasted on the base island; the inner pin is connected with the chip through a welding wire; the outer pin is connected with the inner pin; the interconnection island is arranged on the strip-shaped structure on the inner pins and enables the outer pins to be interconnected together; and the plastic package body is fixedly sealed on the base island, the inner pins, the welding wires, the chip and the interconnection island are all packaged inside, the outer pins are outside the plastic package body, and all the outer pins are positioned on the same plane. According to the invention, the ground wire can be directly arranged between the grounding end of the chip and the interconnection island, so that the ground wire is prevented from being arranged at the edge of the base island. Therefore, the external PCB wiring design of the whole packaging piece is simplified, the size of the base island in the packaging piece is adjusted to be more adaptive to the size of the chip, meanwhile, the base island does not need to be plated with silver (the bonding property of silver and a plastic packaging material contact surface is poor), and the risk of carrier layering is reduced; routing on the interconnection island improves the flexibility of routing, and can effectively avoid the conditions of wire crossing and dense routing.)
技术领域
本发明属于平面封装件技术领域，特别涉及一种平面封装件及其生产方法。
背景技术
目前，电子产品都是向着多功能且小型化的方向进行发展，这样，就对封装技术提出了高速化、高密度化的设计要求。现已开发出的SMT(Surface Mounting Technology)封装技术，其代表形式有：PLCC、SOP、SOJ、TSOP、TSSOP、PQFP、QFJ、LQFP以及TQFP等。其中，LQFP(LOW-Profile Quad package)四侧引脚扁平封装是表面贴装式封装之一，塑料封装占现有封装的绝大部分，适于小型化高脚位的薄型产品封装，主要应用集中在微处理器、门阵列等数字逻辑电路，以及模拟、混合大规模集成电路上，生产工艺成熟，应用广泛。
常规LQFP当有基岛打线需求时，均需要在基岛表面镀银,易出现分层。当LQFP平面封装件具有多个外引脚连接同一电位时，所有对应的内引脚全部需要直接与基岛相连接，会出现焊线相交的情况，因此，产生打线难以实现或者出现打线密集而导致可靠性降低的问题。
现有的发明(CN102522392A)中，公开了一种使用接地环结构来解决上述问题的解决方案，即，过封装体内部四角位置的连筋与围绕基岛四周的环岛相连接，环岛再通过基岛连接筋与基岛相连，但是，由于LQFP脚位数较高，经常有多个管脚必须在基岛上打线，用来完成芯片衬底电位的引出。这就使得芯片四周的面积必须增大，而为了避免受到胶水影响，这就使得基岛面积必须增加，而且为了打线，基岛必须镀银，但银与塑封材料的结合性很差，所以就会导致分层的概率大大提高，普通的引线框架在基岛打线数量较多时会出现交丝或打线密集的情况，对电性能造成影响，分层造成焊线可靠性和失效的问题潜在风险巨大。
另外，虽然现有的LQFP封装件设置了环状结构接地环，为避免在基岛打线，通过封装体内部四角位置的连筋与围绕基岛四周的环岛相连接，地线可直接打在接地环上，但是，LQFP封装经常设有多个管脚连接同一电位的情况，此时，现有的LQFP封装件的打线仍然是繁多、分散的，对整体封装的可靠性起不到改善作用。
发明内容
本发明鉴于现有技术中的上述技术问题，其目的在于，提供一种能够增强设计可靠性、提升生产工艺可行性的平面封装件及其生产方法。
为了实现上述目的，本发明采用如下技术方案：
本发明的平面封装件具备：基岛；芯片，至少一块粘贴在上述基岛上；内引脚，与上述芯片通过焊接线相连接；外引脚，与上述内引脚相连接；互联岛，设置在上述内引脚上的条状结构，使上述外引脚互连在一起；塑封体，固封在上述基岛上，并将上述内引脚、上述焊接线、上述芯片以及上述互联岛都封装在内，上述外引脚在上述塑封体外，且所有的上述外引脚处于同一平面。
根据本发明的平面封装件，可以直接在芯片接地端与互联岛之间打地线，避免了在基岛边缘打地线。这样可使整个封装件的外部PCB布线设计得到简化，封装件内部的基岛调整到与芯片更加适配的尺寸，同时基岛无需再镀银(银与塑封料接触面的结合性差)，减小了载体分层的风险；在互联岛上打线提高了打线的灵活性，可有效避免交丝和打线密集的情况。
还有，在上述平面封装件，上述基岛的下端面位于上述塑封体外，或者上述基岛的下端面位于上述塑封体内。
还有，在上述平面封装件，上述互联岛设置在上述基岛外，与上述内引脚处于同一平面，上述基岛与上述平面封装体内部四角位置的连筋相连接。
还有，在上述平面封装件，接地环，其下端面的位置高于上述基岛上端面的位置，形成环形状结构。
还有，在上述平面封装件，上述互联岛下端面的位置高于上述基岛上端面的位置，上述互联岛和上述基岛通过筋板相连接。
还有，所述芯片包括两块，分别为第一芯片与第二芯片；第一芯片与第二芯片上、下层叠设置。
还有，第一芯片通过第一粘接部粘接在基岛的上端面上；第二芯片通过第二粘接部粘接在第一芯片的上端面上。
还有，第二芯片通过第一焊接线与互联岛相连接，第一芯片通过第二焊接线与内引脚相连接，第一芯片与第二芯片之间通过第三焊接线相连接。
本发明还提供一种平面封装件的生产方法，包括：
步骤一、晶圆减薄：
对于单芯片封装件，将晶圆减薄至200μm～280μm，晶圆背贴胶膜；对于双芯片叠封封装件，第一芯片将晶圆减薄至200μm～280μm，第二芯片将晶圆减薄至200μm～280μm，晶圆背贴DAF膜；
步骤二、划片：
设置划片前进速度在10mm/s以内对晶圆划片；
步骤三、上芯：
采用双面粗化工艺处理的引线框架，引线框架预设有互联岛，互联岛下端面的位置高于基岛上端面的位置，互联岛和基岛通过筋板相连接，对于单芯片封装件，使用双面粗化工艺处理的引线框架，采用导电胶粘附芯片，在基岛上点胶后，将一个芯片粘附在基岛，确保芯片与基岛之间充满胶体，不留空隙，胶体的厚度控制在10-50um，芯片侧面爬胶高度不超过芯片厚度的75％，全部芯片粘附完后，采用防氧化烘烤工艺将粘有芯片的引线框架在175℃的条件下烘烤3小时；对于双芯片叠封封装件，第一次上芯，直接粘附在基岛上的第一芯片使用与单芯片封装件相同的方法上芯，第二次上芯，将背贴胶膜的第二芯片直接粘附在第一芯片上，全部芯片粘附完后，采用防氧化烘烤工艺将粘有芯片的引线框架在150℃的条件下烘烤3小时；
步骤四、压焊：
对于单芯片封装件进行压焊，选用3N纯度的金线；对于双芯片叠封封装件：采用双面粗化工艺处理的引线框架进行压焊，选用3N纯度的金线，先压焊第一芯片与内引脚间的第二焊接线，再压焊第一芯片与第二芯片之间的第三焊接线，最后压焊第二芯片与互联岛间的第一焊接线；
步骤五、塑封前对已完成压焊的框架进行等离子清洗，去除在压焊过程中的沾污，完成等离子清洗的框架立刻开始塑封；
步骤六、塑封；
步骤七、切中筋；
步骤八、电镀；
步骤九、对电镀后的塑封件依次进行打印、测试、检验、入库，制得具有互联岛的LQFP平面封装件。
相对于现有技术，本发明具有以下有益效果：
根据本发明的技术方案，可以直接在芯片接地端与互联岛之间打地线，避免了在基岛边缘打地线。这样可使整个封装件的外部PCB布线设计得到简化，封装件内部的基岛调整到与芯片更加适配的尺寸，同时基岛无需再镀银(银与塑封料接触面的结合性差)，减小了载体分层的风险；在互联岛上打线提高了打线的灵活性，可有效避免交丝和打线密集的情况。
附图说明
构成本申请的一部分的说明书附图用来提供对本发明的进一步理解，本发明的示意性实施例及其说明用于解释本发明，并不构成对本发明的不当限定。在附图中：
图1为本发明的平面封装件中单芯片封装件的结构示意图。
图2为本发明的平面封装件中双芯片封装件的结构示意图。
图3为本发明的平面封装件的引线框架与互联岛的结构示意图。
图中：1.基岛，2.互联岛，3.外引脚，4.塑封体，5.第一焊接线，6.内引脚，7.第一芯片，8，第一粘接部，9.第二芯片，10.第二粘接部，11.第二焊接线，12.筋板，13.第三焊接线，14.接地环。
具体实施方式
下面将参考附图并结合实施例来详细说明本发明。需要说明的是，在不冲突的情况下，本申请中的实施例及实施例中的特征可以相互组合。
以下详细说明均是示例性的说明，旨在对本发明提供进一步的详细说明。除非另有指明，本发明所采用的所有技术术语与本申请所属领域的一般技术人员的通常理解的含义相同。本发明所使用的术语仅是为了描述具体实施方式，而并非意图限制根据本发明的示例性实施方式。本发明的封装件有单芯片平面封装和双芯片平面封装两种形式，图1是单芯片平面封装件的结构示意图，图2是双芯片平面封装件的结构示意图。
如图1所示，本发明的平面封装件具备：基岛1、互联岛2、外引脚3、塑封体4、第一焊接线5、内引脚6、第一芯片7、第一粘接部8、第二焊接线11以及筋板12。
第一芯片7是通过第一粘接部8粘接固定在基岛1的上端面上，第一粘接部8可以由绝缘胶或者导电胶构成。第一芯片7在粘接在基岛1的上端面上后，通过第一焊接线5与内引脚6相连接，内引脚6与外引脚3进行相连。
还有，在内引脚6上设计具有相互连接功能的条状结构小岛，构成互联岛2，互联岛2使得外引脚3也互连在一起。互联岛2是布局在基岛1之外，与内引脚6处于同一平面。第一芯片7与互联岛2通过第二焊接线11相连接。基岛1与封装体内部四角位置的筋板12直接相连接，不会影响到其他内引脚6。另外，基岛1的四周固封塑封体4，在图1所示的实施方式中，基岛1、互联岛2、第一焊接线5、内引脚6、第一芯片7以及第二焊接线11均封装于塑封体4内，外引脚3是位于塑封体4之外，且所有的外引脚3处于同一平面。
这里，互联岛2的下端面的位置高于基岛1的上端面的位置，互联岛2和基岛1是通过筋板12相连接。
另外，在本实施方式中，基岛1的下端面是被封装在塑封体4内的，形成载体不外露单芯片封装件，在本发明中，基岛1的下端面也可以不被封装在塑封体4之内，形成载体外露单芯片封装件。
下面，结合图2，对双芯片封装件的结构进行详细说明。
如图所示，与图1的单芯片封装件相比，双芯片封装件中，第一芯片7与第二芯片9是上、下层叠放设置的。先将第一芯片7通过第一粘接部8粘接在基岛1的上端面上，然后，将第二芯片9通过第二粘接部10粘接在第一芯片7的上端面上。第二芯片9通过第一焊接线5与互联岛2相连接，第一芯片7通过第二焊接线11与内引脚6相连接，第一芯片7与第二芯片9之间通过第三焊接线13相连接。这里，第二粘接部10可以是由晶圆背贴DAF膜构成。
与单芯片封装件相同，如图2的实施方式中，基岛1的下端面是被封装在塑封体4内的，形成载体不外露双芯片封装件，在本发明中，基岛1的下端面也可以不被封装在塑封体4之内，形成载体外露双芯片封装件。
互联岛2的设计简化了电路外围PCB的布线设计，此功能是现有技术中使用的接地环所不具备的。互联岛2的位置和设计可根据实际需要灵活设置，基岛1之外没有互联岛2的位置可以通过后移内引脚6实现载体面积增大，增加多种芯片面积的适应性。此功能也是现有技术中使用的接地环所不具备的，因为基岛1之外的环限定了基岛1的面积，难以满足大的芯片尺寸封装要求。而且，互联岛2可有效减少水汽从外部侵入可能，提高可靠性，此功能是现有技术中使用的接地环所不具备的，因为接地环设计中的四角连筋与载体和接地环都连接，打线和芯片部位均未做有效隔离。互联岛2可将载体打线转移到接地环打线，使得载体可以不做镀银处理，降低分层概率，提高可靠性，在这一点上与接地环的功能是一致的。
还有，如图1、2所示，在本发明的平面封装件，也可以设置接地环14。接地环14的下端面的位置高于基岛1的上端面的位置，与基岛1通难过筋板12相连接，沿着基岛1的边缘方向形成环状。
另外，图3是本发明的平面封装件的引线框架与互联岛2的结构示意图。如图所示，基岛1为长方形，互联岛2设置在引线框架的每侧的内引脚6的条状结构，互联岛2与基岛1之间通过筋板12相连接。基岛1的四个角分别通过筋板4与边框相连接，保证了基岛1的平整度，同时也增加了强度。
这里，基岛1的形状不仅限于正方形，也可以是长方形等形状。互联岛2的形状同样也不仅限于是条状结构，只要具有相互连接的功能，使外引脚3可以互连在一起。还有，互联岛2也不需要在引线框架的每侧内引脚上都设置。
以下是本发明平面封装件的生产工艺流程：
1，单芯片封装件
晶圆减薄—晶圆划片—上芯—压焊—塑封前清洗—塑封及后固化—切中筋—电镀—打印切筋—测试—检验—包装—入库；
2，双芯片封装件
晶圆减薄—晶圆划片—双芯片上芯—压焊—塑封前清洗—塑封及后固化—切中筋—电镀—打印切筋—测试—检验—包装—入库。
另外，本发明还提供了一种上述平面封装件的生产方法：
步骤1：晶圆减薄
对于单芯片封装件：用现有的防芯片翘曲工艺将晶圆减薄至200μm～280μm，晶圆背贴普通胶膜；对于双芯片叠封封装件：第一芯片7所在的晶圆使用与单芯片封装件同样的减薄方式；第二芯片9所在的晶圆用现有的防芯片翘曲工艺将晶圆减薄至200μm～280μm，晶圆背贴DAF膜；
步骤2：划片
划片时，设置划片前进速度在10mm/s以内，并采用防裂片工艺控制；
步骤3：上芯
采用双面粗化工艺处理的引线框架，引线框架预设有互联岛2，互联岛2下端面的位置高于基岛1上端面的位置，互联岛2和基岛1通过筋板12相连接；对于单芯片封装件：使用双面粗化工艺处理的引线框架，采用第一粘接部8的导电胶粘附芯片，在基岛1上点胶后，将一个芯片粘附在基岛1，确保芯片与基岛1之间充满胶体，不留空隙，胶体的厚度控制在10-50um，芯片侧面爬胶高度不超过芯片厚度的75％，全部芯片粘附完后，采用防氧化烘烤工艺将粘有芯片的引线框架在175℃的条件下烘烤3小时；对于双芯片叠封封装件：第一次上芯：直接粘附在基岛1上的第一芯片7，使用与单芯片封装件相同的方法上芯；第二次上芯：将背贴胶膜的第二芯片9直接粘附在第一芯片7上，全部芯片粘附完后，采用防氧化烘烤工艺将粘有芯片的引线框架在150℃的条件下烘烤3小时；
步骤4：压焊
对于单芯片封装件进行压焊，选用3N纯度的金线；对于双芯片叠封封装件：采用双面粗化工艺处理的引线框架进行压焊，选用3N纯度的金线，先压焊第一芯片7与内引脚6间的第二焊接线11，再压焊第一芯片7与第二芯片9之间的第三焊接线13，最后压焊第二芯片9与互联岛2间的第一焊接线5；
步骤5：塑封前对已完成压焊的框架进行等离子清洗，去除在压焊过程中的沾污，完成等离子清洗的框架立刻开始塑封，防止二次沾污；
步骤6：采用与现有普通LQFP封装相同的工艺塑封；
步骤7：采用与现有普通LQFP封装相同的工艺切中筋；
步骤8：采用与现有普通LQFP封装相同的工艺进行电镀；
步骤9：采用与现有普通LQFP封装相同的工艺，对电镀后的塑封件依次进行打印、测试、检验、入库，制得具有互联岛2的LQFP平面封装件。
由技术常识可知，本发明可以通过其它的不脱离其精神实质或必要特征的实施方案来实现。因此，上述公开的实施方案，就各方面而言，都只是举例说明，并不是仅有的。所有在本发明范围内或在等同于本发明的范围内的改变均被本发明包含。
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