具体实施方式

以下公开内容提供用于实作所提供主题的不同特征的许多不同的实施例或实例。以下描述组件及设置形式的具体实例以简化本公开。当然，这些仅为实例且不旨在进行限制。举例来说，以下说明中将第一特征形成在第二特征“之上”或第二特征“上”可包括其中第一特征与第二特征被形成为直接接触的实施例，且也可包括其中第一特征与第二特征之间可形成有附加特征、进而使得所述第一特征与所述第二特征可能不直接接触的实施例。另外，本公开可能在各种实例中重复使用参考编号和/或字母。这种重复使用是出于简洁及清晰的目的，而不是自身表示所论述的各种实施例和/或配置之间的关系。

此外，为易于说明，本文中可能使用例如“之下(beneath)”、“下方(below)”、“下部的(lower)”、“之上(above)”、“上部的(upper)”等空间相对性用语来描述图中所示的一个元件或特征与另一(其他)元件或特征的关系。所述空间相对性用语旨在除图中所绘示的取向外还囊括装置在使用或操作中的不同取向。设备可具有其他取向(旋转90度或其他取向)，且本文中所用的空间相对性描述语可同样相应地进行解释。

也可包括其他特征及工艺。举例来说，可包括测试结构以帮助对三维(three-dimensional，3D)封装或三维集成电路(three-dimensional integrated circuit，3DIC)装置进行验证测试。所述测试结构可例如包括在重布线层中或在衬底上形成的测试焊盘(test pad)，以便能够对3D封装或3DIC进行测试、对探针和/或探针卡(probe card)进行使用等。可对中间结构以及最终结构执行验证测试。另外，可将本文中所公开的结构及方法与包括对已知良好管芯进行中间验证的测试方法结合使用，以提高良率并降低成本。

图1到图10是示意性示出根据本公开一些实施例制作SoIC组件的工艺流程的剖视图。

参照图1，提供半导体载体C1，而半导体载体C1包括形成在其表面上的结合层B。半导体载体C1可以是半导体晶片，并且结合层B可以是准备进行熔融结合(fusion bond)的结合层。在一些实施例中，结合层B是在半导体载体C1的顶表面之上形成的沉积层。在一些替代实施例中，结合层B是用于熔融结合的半导体载体C1的一部分。举例来说，半导体载体C1的材料包括硅(Si)或其他合适的半导体材料，并且结合层B的材料包括硅(Si)、二氧化硅(SiO₂)或其他合适的结合材料。在一些其他实施例中，结合层B是在半导体载体C1的表面上自然生长的天然氧化物层。

提供半导体管芯100(例如，逻辑管芯)并将其放置在结合层B的顶表面上。半导体管芯100中的每一者可分别包括有源表面100a(即，前表面)及与有源表面100a相对的后表面100b。半导体管芯100中的每一者可分别包括结合部分102。将半导体管芯100放置在结合层B的顶表面上，使得半导体管芯100的有源表面100a面对结合层B，并且半导体管芯100的结合部分102与结合层B的顶表面接触。半导体管芯100可以并排的方式放置在结合层B上，使得半导体管芯100彼此间隔开。在一些实施例中，结合部分102的材料包括硅(Si)、二氧化硅(SiO₂)或其他合适的结合材料。

在拾取半导体管芯100并将其放置在结合层B上之后，可执行芯片到晶片的熔融结合工艺，使得在结合层B与半导体管芯100的结合部分102之间形成熔融结合界面。举例来说，用于结合结合层B与半导体管芯100的结合部分102的熔融结合工艺是在介于从约250摄氏度到约400摄氏度范围内的温度下执行的。结合层B可直接结合到半导体管芯100的结合部分102。换句话说，在结合层B与半导体管芯100的结合部分102之间没有形成中间层。在结合层B与半导体管芯100的结合部分102之间形成的上述熔融结合界面可以是或可包括Si-Si熔融结合界面、Si-SiO₂熔融结合界面、SiO₂-SiO₂熔融结合界面或其他合适的熔融结合界面。

参照图1及图2，在将半导体管芯100结合到结合层B之后，形成绝缘材料以覆盖结合层B及半导体管芯100。在一些实施例中，绝缘材料通过包覆模塑工艺(over-moldingprocess)形成，使得半导体管芯100(在图1中示出)的后表面100b及侧表面被绝缘材料覆盖。在执行包覆模塑工艺之后，可执行研磨工艺以减小绝缘材料的厚度及半导体管芯100(在图1中示出)的厚度，使得具有减小的厚度的半导体管芯100’及第一包封体部分110形成在结合层B之上。在一些实施例中，用于减小绝缘材料的厚度及半导体管芯100(在图1中示出)的厚度的研磨工艺包括机械研磨工艺、化学机械抛光(chemical mechanicalpolishing，CMP)工艺或其组合。

如图2所示，在一些实施例中，半导体管芯100’的厚度等于第一包封体部分110的厚度，并且半导体管芯100’在侧向上被第一包封体部分110包封。换句话说，第一包封体部分110仅与半导体管芯100’的侧表面接触，并且半导体管芯100’的后表面100b’被第一包封体部分110以可被暴露出。在图2中未示出的一些替代实施例中，由于研磨工艺的抛光选择性，半导体管芯的厚度略小于或略大于第一包封体部分的厚度。换句话说，第一包封体部分的顶表面可略高于或略低于半导体管芯的后表面。

参照图3，在一些实施例中，在半导体管芯100’的后表面100b’之上形成对齐标记120。在一些替代实施例中，在第一包封体部分的顶表面之上形成对齐标记。对齐标记120的数量、形状及位置在本发明中不受限制。对齐标记120可通过沉积、光刻及刻蚀工艺形成。在一些实施例中，在半导体管芯100’的后表面100b’及第一包封体部分110的顶表面之上沉积金属材料，且然后通过例如光刻工艺、随后进行刻蚀工艺将沉积的金属材料图案化。

在形成对齐标记120之后，可在半导体管芯100’的后表面100b’及第一包封体部分110的顶表面之上形成结合层130，使得对齐标记120被结合层130覆盖。可通过化学气相沉积(chemical vapor deposition，CVD)工艺或其他合适的沉积工艺形成结合层130。结合层130可以是准备进行熔融结合的结合层，并且结合层130的材料可包括硅(Si)、二氧化硅(SiO₂)或其他合适的结合材料。在一些实施例中，结合层130具有平坦的顶表面。

参照图4，在形成对齐标记120及结合层130之后，提供用于翘曲控制的支撑衬底140，并将其放置在结合层130之上。使用对齐标记120使支撑衬底140与图3所示的所得结构对齐。支撑衬底140的厚度可介于从约750微米到约800微米的范围内。举例来说，如图4所示，支撑衬底140是半导体晶片(例如，硅晶片)，并且支撑衬底140的厚度是约775微米。在一些实施例中，执行晶片到晶片的熔融结合工艺(wafer-to-wafer fusion bondingprocess)，使得在支撑衬底140与结合层130之间形成熔融结合界面。举例来说，用于结合支撑衬底140与结合层130的熔融结合工艺是在介于从约250摄氏度到约400摄氏度范围内的温度下执行的。支撑衬底140可直接结合到结合层130。换句话说，在支撑衬底140与结合层130之间没有形成中间层。在图4未示出的一些替代实施例中，支撑衬底是上面形成有介电结合层(例如，SiO₂层)的半导体晶片(例如，硅晶片)。此外，形成在支撑衬底140与结合层130之间的熔融结合界面可以是Si-Si熔融结合界面、Si-SiO₂熔融结合界面、SiO₂-SiO₂熔融结合界面或其他合适的熔融结合界面。

参照图4及图5，在结合支撑衬底140与结合层130之后，可执行剥离或移除工艺，使得结合层B及半导体载体C1从半导体管芯100’及第一包封体部分110剥离。剥离工艺可以是激光剥除工艺(laser lift-off process)或其他合适的移除工艺。在移除结合层B及半导体载体C1之后，半导体管芯100’的有源表面100a及第一包封体部分110的表面被露出。

在移除结合层B及半导体载体C1之后，将从结合层B及半导体载体C1剥离的结构上下翻转，使得半导体管芯100’的有源表面100a及第一包封体部分110的露出的表面可面向上。然后，在半导体管芯100’的有源表面100a及第一包封体部分110的露出的表面之上形成结合结构150。结合结构150可包括介电层150a及导体150b，每个导体150b穿透介电层150a。介电层150a的材料可以是氧化硅(SiO_x，其中x>0)、氮化硅(SiN_x，其中x>0)、氮氧化硅(SiO_xN_y，其中x>0且y>0)或其他合适的介电材料，并且导体150b可以是导通孔(例如，铜通孔)、导电焊盘(例如，铜焊盘)或其组合。可通过以下方式来形成结合层150：通过化学气相沉积(CVD)工艺(例如，等离子增强CVD工艺或其他合适的沉积工艺)沉积介电材料；图案化介电材料以形成包括开口或穿孔的介电层150a；以及在介电层150a中界定的开口或穿孔中填充导电材料，以形成嵌入介电层150a中的导体150b。

参照图6，提供半导体管芯160(例如，存储器管芯)，并将其放置在结合结构150的一些部分上。在一些实施例中，半导体管芯160中的每一者分别放置在半导体管芯100中的一者之上。半导体管芯160中的每一者可包括半导体衬底162、设置在半导体衬底162上的内连结构164、设置在内连结构164上并电连接到内连结构164的结合结构166、以及形成在半导体衬底162中的半导体穿孔168。将半导体管芯160放置在结合结构150上，使得半导体管芯160的结合结构166与结合结构150的一些部分接触。半导体管芯160可以并排的方式放置在结合结构150上，使得半导体管芯160彼此间隔开。结合结构166可包括介电层166a及导体166b，每个导体166b穿透介电层166a。介电层166a的材料可以是氧化硅(SiO_x，其中x>0)、氮化硅(SiN_x，其中x>0)、氮氧化硅(SiO_xN_y，其中x>0且y>0)或其他合适的介电材料，并且导体166b可以是导通孔(例如，铜通孔)、导电焊盘(例如，铜焊盘)或其组合。

结合结构166的导体166b与结合结构150的导体150b对齐，并且可实现半导体管芯160与结合结构150之间的亚微米对齐精度。一旦半导体管芯160的结合结构166与结合结构150精确对齐，便执行晶片到晶片的混合结合(Hybrid bonding)，使得半导体管芯160混合结合到结合结构150。

在一些实施例中，为了促进结合结构150与半导体管芯160的结合结构166之间的晶片到晶片的混合结合，执行结合结构166及结合结构150的结合表面的表面准备(surfacepreparation)。表面准备可包括例如表面清洁及活化。可对结合结构166及结合结构150的结合表面执行表面清洁，以移除在导体150b、介电层150a、导体166b及介电层166a的结合表面上的颗粒。通过例如湿式清洁来清洁结合结构166及结合结构150的结合表面。不仅可移除颗粒，而且可移除在导体150b及导体166b的结合表面上形成的天然氧化物。可通过湿式清洁中使用的化学物质来移除在导体150b及导体166b的结合表面上形成的天然氧化物。

在清洁结合结构166及结合结构150的结合表面之后，可执行对介电层150a及介电层166a的顶表面的活化，以形成高结合强度。在一些实施例中，执行等离子活化以处理介电层150a及介电层166a的结合表面。

当介电层150a的活化结合表面与介电层166a的活化结合表面接触时，结合结构150的介电层150a与半导体管芯160的介电层166a被预结合。通过介电层150a与介电层166a的预结合，半导体管芯160与结合结构150预结合。在预结合介电层150a与介电层166a之后，导体150b与导体166b接触。

在预结合介电层150a与介电层166a之后，执行半导体管芯160与结合结构150的混合结合。半导体管芯160与结合结构150的混合结合可包括用于介电质结合的处理及用于导体结合的热退火。执行用于介电质结合的处理以加强介电层150a与介电层166a之间的结合。用于介电质结合的处理可在例如介于从约100摄氏度到约150摄氏度范围内的温度下执行。在执行用于介电质结合的处理之后，执行用于导体结合的热退火以促进导体150b与导体166b之间的结合。用于导体结合的热退火可在例如介于从约300摄氏度到约400摄氏度范围内的温度下执行。用于导体结合的热退火的工艺温度高于用于介电质结合的处理的工艺温度。由于用于导体结合的热退火是在相对较高的温度下执行的，因此在导体150b与导体166b之间的结合界面处可能发生金属扩散及结晶生长。在执行用于导体结合的热退火之后，介电层150a被结合到介电层166a，并且导体150b被结合到导体166b。导体150b与导体166b之间的导体结合可以是通孔到通孔的结合、焊盘到焊盘的结合或通孔到焊盘的结合。

参照图6及图7，在将半导体管芯160结合到结合结构150之后，形成绝缘材料以覆盖结合结构150及半导体管芯160。在一些实施例中，通过包覆模塑工艺形成绝缘材料，使得半导体管芯160(在图6中示出)的后表面及侧表面被绝缘材料覆盖。在执行包覆模塑工艺之后，可执行研磨工艺以减小绝缘材料的厚度及半导体管芯160(在图6中示出)的厚度，使得具有减小的厚度的半导体管芯160’及第二包封体部分170形成在结合结构150之上。在执行研磨工艺之后，形成具有减小的厚度的半导体衬底162’，并且从半导体衬底162’的后表面露出半导体穿孔168。在一些实施例中，用于减小绝缘材料的厚度及半导体管芯160(在图6中示出)的厚度的研磨工艺包括机械研磨工艺、化学机械抛光(CMP)工艺或其组合。

如图7所示，在一些实施例中，半导体管芯160’的厚度等于第二包封体部分170的厚度，并且半导体管芯160’在侧向上被第二包封体部分170包封。换句话说，第二包封体部分170仅与半导体管芯160’的侧表面接触，并且半导体管芯160’的后表面通过第二包封体部分170以可被暴露出。在图7未示出的一些替代实施例中，由于研磨工艺的抛光选择性，半导体管芯的厚度略小于或略大于第二包封体部分的厚度。换句话说，第二包封体部分的顶表面可略高于或略低于半导体管芯的后表面。

在第二包封体部分170中形成绝缘体穿孔(through insulator via，TIV)172。绝缘体穿孔172电连接到导体150b的未被半导体管芯160’覆盖的部分。第二包封体部分170可通过激光钻孔工艺、光刻工艺、随后进行刻蚀工艺或其他合适的图案化工艺来图案化，以在第二包封体部分170中形成穿孔，并且可将导电材料填充在穿孔中以形成绝缘体穿孔172。在一些实施例中，在第二包封体部分170中形成穿孔后，通过沉积导电材料、随后进行化学机械抛光工艺来形成绝缘体穿孔172。举例来说，在半导体管芯160’及第二包封体部分170之上沉积金属材料(例如，铜)以填充在第二包封体部分170中界定的穿孔，且然后通过化学机械抛光工艺抛光金属材料，直到露出半导体管芯160’及第二包封体部分170。

参照图8，在半导体管芯160’及第二包封体部分170的后表面上形成重布线路层174。重布线路层174可通过绝缘体穿孔172电连接到半导体管芯100’。重布线路层174可电连接到半导体管芯160’中的半导体穿孔168。可在半导体管芯160’及第二包封体部分170的后表面上形成钝化层176，以覆盖重布线路层174。在形成重布线路层174及钝化层176之后，制作成结构D。

参照图9，将结构D上下翻转并转移结合到半导体载体C2，使得钝化层176与半导体载体C2接触。在由半导体载体C2承载的结构D的支撑衬底140的表面上形成结合层180。结合层180可以是准备进行熔融结合的沉积结合层。举例来说，结合层180的材料包括二氧化硅(SiO₂)或其他合适的结合材料。

在形成结合层180之后，提供用于翘曲控制的支撑衬底182，并将其放置在结合层180上。支撑衬底182的厚度可介于从约750微米到约800微米的范围内。举例来说，如图9所示，支撑衬底182是半导体晶片(例如，硅晶片)，并且支撑衬底182的厚度是约775微米。在一些实施例中，执行晶片到晶片的熔融结合工艺，使得在支撑衬底182与结合层180之间形成熔融结合界面。举例来说，用于结合支撑衬底182与结合层180的熔融结合工艺是在介于从约250摄氏度到约300摄氏度范围内的温度下执行。支撑衬底182可直接结合到结合层180。换句话说，在结合层180与支撑衬底182之间没有形成中间层。在图9未示出的一些替代实施例中，支撑衬底是上面形成有介电结合层(例如，SiO₂层)的半导体晶片(例如，硅晶片)。此外，形成在支撑衬底182与结合层180之间的熔融结合界面可以是Si-SiO₂熔融结合界面、SiO₂-SiO₂熔融结合界面或其他合适的熔融结合界面。

在执行支撑衬底182与结合层180的熔融结合工艺之后，可在支撑衬底182的表面之上形成后侧金属层184。换句话说，在堆叠衬底140及182的表面之上形成后侧金属层184。举例来说，后侧金属层184的厚度介于从约10微米到约1000微米的范围内，以提供适当的翘曲控制能力。后侧金属层184设置在堆叠衬底140及182的表面之上，半导体管芯100’设置在堆叠衬底140及182的另一表面之上。换句话说，后侧金属层184与半导体管芯100’设置在堆叠衬底140及182的相对侧。在一些实施例中，后侧金属层184可包括多层结构金属结构。举例来说，后侧金属层184可包括形成在支撑衬底182的表面上的铝(Al)层、形成在Al层上的钛(Ti)层、形成在Ti层上的NiV层、形成在NiV层上的Au层、形成在Au层上的铜(Cu)层以及形成在Cu层上的Ni层。Al层的厚度可以是约200微米，Ti层的厚度可以是约100微米，NiV层的厚度可以是约350微米，Au层的厚度可以是约100微米，Cu层的厚度可介于约10微米到约1000微米的范围内；并且Ni层的厚度可介于约1微米到约30微米的范围内。

参照图9及图10，在形成后侧金属层184之后，从结构D剥离半导体载体C2，使得钝化层176被露出。通过例如光刻工艺、随后进行刻蚀工艺将钝化层176图案化，使得重布线路层174被暴露出。形成导电端子186(例如，导电凸块)以电连接被钝化层176覆盖的重布线路层174。在形成导电端子186之后，沿着切割道SL1执行单体化工艺，以获得多个单体化的SoIC组件D1。

单体化的SoIC组件D1包括堆叠衬底140及182、半导体管芯100’、半导体管芯160’及绝缘包封体，其中绝缘包封体包括包封半导体管芯100’的第一包封体部分110及包封半导体管芯160’的第二包封体部分170。半导体管芯100’设置在堆叠衬底140及182之上。半导体管芯160’堆叠在半导体管芯100’之上。支撑衬底140可通过结合层180与支撑衬底182结合，并且SoIC组件D1还可包括设置在支撑衬底182的底表面上的后侧金属层284。在一些实施例中，堆叠衬底140及182的总体厚度介于从约1500微米到约1600微米的范围内，以提供适当的翘曲控制能力。如图10所示，第一包封体部分110设置在堆叠衬底140及182之上，且第二包封体部分170设置在第一包封体部分110及半导体管芯100’之上。此外，第一包封体部分110通过位于半导体管芯100’与半导体管芯160’之间的结合层150与第二包封体部分170间隔开。

具有足够总体厚度的支撑衬底140及支撑衬底182可用于平衡或控制SoIC组件D1的翘曲。此外，后侧金属层184可用于平衡或控制SoIC组件D1的翘曲。

图11是示意性示出根据本公开一些替代实施例的封装结构的剖视图。

参照图10及图11，封装结构200包括中介层202、设置在中介层202上并电连接到中介层202的SoIC组件D1、设置在中介层202上并电连接到中介层202的存储器堆叠204、底部填充材料206、绝缘包封体208、具有导电端子212的电路衬底210、导电端子220及另一底部填充材料230。中介层202可以是硅中介层。存储器堆叠204可以是包括堆叠的高频宽存储器管芯的高频宽存储器(high bandwidth memory，HBM)堆叠体。SoIC组件D1及存储器堆叠204可通过由底部填充材料206包封的微凸块电连接到中介层202。绝缘包封体208可包封SoIC组件D1、存储器堆叠204及底部填充材料206。中介层202可通过由底部填充材料230包封的导电端子220，例如受控塌陷芯片连接(controlled collapse chip connection，C4)凸块，电连接到电路衬底210。导电端子212可以是球栅阵列(ball grid array，BGA)导电球。

在封装结构200中，SoIC组件D1的后侧金属层184、支撑衬底140及支撑衬底182不仅可控制SoIC组件D1的翘曲，还可最小化SoIC组件D1与存储器堆叠204之间的厚度差。由于后侧金属层184、支撑衬底140及支撑衬底182可控制SoIC组件D1的翘曲，因此SoIC组件D1与中介层202之间的结合的良率可增加。

图12及图13是示意性示出根据本公开的其他实施例制作SoIC组件的工艺流程的剖视图。

参照图8及图12，在执行图8所示的工艺之后，在结构D上形成导电端子186(例如，导电凸块)，使得导电端子186电连接到被钝化层176覆盖的重布线路层174。

参照图13，在形成导电端子186之后，在支撑衬底140的表面之上形成后侧金属层184。举例来说，后侧金属层184的厚度介于从约10微米到约1000微米的范围内。后侧金属层184与导电端子186设置在结构D的相对侧。在形成后侧金属层184之后，沿着切割道SL2执行单体化工艺，以获得多个单体化的SoIC组件D2。

在图13中，SoIC组件D2包括单个支撑衬底140及形成在支撑衬底140上的后侧金属层184。由于支撑衬底140及后侧金属层184可控制SoIC组件D2的翘曲，因此SoIC组件D2的制作良率可增加。

图14及图15是示意性示出根据本公开的另一些实施例制作SoIC组件的工艺流程的剖视图。

参照图8及图14，在执行图8所示的工艺之后，在结构D上形成导电端子186(例如，导电凸块)，使得导电端子186电连接到被钝化层176覆盖的重布线路层174。

参照图15，将结构D上下翻转，并在结构D的支撑衬底140的表面上形成结合层180。结合层180可以是准备进行熔融结合的沉积结合层。举例来说，结合层180的材料包括二氧化硅(SiO₂)或其他合适的结合材料。在形成结合层180之后，提供用于翘曲控制的支撑衬底182，并将其放置在结合层180之上。支撑衬底182的厚度可介于从约750微米到约800微米的范围内。举例来说，如图15所示，支撑衬底182是半导体晶片(例如，硅晶片)，并且支撑衬底182的厚度是约775微米。在一些实施例中，执行晶片到晶片的熔融结合工艺，使得在支撑衬底182与结合层180之间形成熔融结合界面。举例来说，用于结合支撑衬底182与结合层180的熔融结合工艺是在介于从约250摄氏度到约400摄氏度范围内的温度下执行的。支撑衬底182可直接结合到结合层180。换句话说，在结合层180与支撑衬底182之间没有形成中间层。在图15未示出的一些替代实施例中，支撑衬底是上面形成有介电结合层(例如，SiO2层)的半导体晶片(例如，硅晶片)。此外，形成在支撑衬底182与结合层180之间的熔融结合界面可以是Si-SiO2熔融结合界面、SiO₂-SiO₂熔融结合界面或其他合适的熔融结合界面。

在执行支撑衬底182与支撑衬底140的结合之后，沿着切割道SL3执行单体化工艺，以获得多个单体化的SoIC组件D3。

在图15中，SoIC组件D3包括多个堆叠衬底140及182，并且省略了后侧金属层。堆叠衬底140及182的总体厚度介于从约1500微米到约1600微米的范围内。由于堆叠衬底140及182的厚度足以控制SoIC组件D3的翘曲，因此SoIC组件D3的制作良率可增加。

图16到图21是示意性示出根据本公开的一些替代实施例制作SoIC组件的工艺流程的剖视图。

参照图3及图16到图20，在执行图3所示的工艺之后，执行图16到图20所示的工艺。除了在本实施例中使用的单个支撑衬底140’更厚之外，图16到图20所示的工艺类似于图4到图8所示的工艺。举例来说，单个支撑衬底140’的厚度介于从约1500微米到约1600微米的范围内。如图20所示，在形成重布线路层174及钝化层176之后，制作成结构D’。

参照图21，在结构D’上形成导电端子186(例如，导电凸块)，使得导电端子186电连接到被钝化层176覆盖的重布线路层174。在形成导电端子186之后，沿着切割道SL4执行单体化工艺，以获得多个单体化的SoIC组件D4。

图22是示意性示出根据本公开一些实施例的另一SoIC组件的剖视图。

参照图21及图22，除了位于单个支撑衬底140’的底表面上的后侧金属层184之外，图22所示的结构类似于图21所示的结构。在单个支撑衬底140’的底表面上形成后侧金属层184之后，沿着切割道SL5执行单体化工艺，以获得多个单体化的SoIC组件D5。

尽管在图11中示出了包括SoIC组件D1的封装结构200，但其他类型的SoIC组件(例如，SoIC组件D2、D3、D4或D5)也可封装在如图11所示的封装结构200中。

根据本公开的一些实施例，提供一种包括堆叠衬底、第一半导体管芯、第二半导体管芯及绝缘包封体的结构。所述第一半导体管芯设置在所述堆叠衬底之上。所述第二半导体管芯堆叠在所述第一半导体管芯之上。所述绝缘包封体包括包封所述第一半导体管芯的第一包封体部分及包封所述第二半导体管芯的第二包封体部分。在一些实施例中，所述堆叠衬底的总体厚度介于从约1500微米到约1600微米的范围内。在一些实施例中，所述第一包封体部分设置在所述堆叠衬底之上，且所述第二包封体部分设置在所述第一包封体部分及所述第一半导体管芯之上。在一些实施例中，所述第一包封体部分通过位于所述第一半导体管芯与所述第二半导体管芯之间的结合层与所述第二包封体部分间隔开。在一些实施例中，所述结构还包括设置在所述堆叠衬底之上的后侧金属层，其中所述后侧金属层设置在所述堆叠衬底的第一表面之上，所述第一半导体管芯设置在所述堆叠衬底的第二表面之上，且所述第一表面与所述第二表面相对。在一些实施例中，所述后侧金属层的厚度介于从约10微米到约1000微米的范围内。

根据本公开的一些其他实施例，提供一种包括支撑衬底、第一半导体管芯、第二半导体管芯、金属层及绝缘包封体的结构。所述第一半导体管芯设置在所述支撑衬底的第一表面之上。所述第二半导体管芯设置在所述第一半导体管芯之上。所述金属层设置在所述支撑衬底的第二表面之上，且所述第一表面与所述第二表面相对。所述绝缘包封体包括包封所述第一半导体管芯的第一包封体部分及包封所述第二半导体管芯的第二包封体部分。在一些实施例中，所述支撑衬底的厚度介于从约1500微米到约1600微米的范围内。在一些实施例中，所述第一包封体部分设置在所述支撑衬底的所述第一表面上，且所述第二包封体部分设置在所述第一包封体部分及所述第一半导体管芯之上以在侧向上包封所述第二半导体管芯。在一些实施例中，所述第一包封体部分通过位于所述第一半导体管芯与所述第二半导体管芯之间的结合层与所述第二包封体部分间隔开。在一些实施例中，所述金属层的厚度介于从约10微米到约1000微米的范围内。在一些实施例中，所述支撑衬底包括厚度介于从约1500微米到约1600微米范围内的单个支撑衬底。

根据本公开的一些其他实施例，提供一种包括以下步骤的方法。将第一半导体管芯结合到载体，其中所述第一半导体管芯彼此间隔开，且所述第一半导体管芯的前表面面对所述载体。在所述载体之上形成第一包封体部分，以在侧向上包封所述第一半导体管芯。从所述第一半导体管芯的所述前表面及所述第一包封体部分移除所述载体。在所述第一半导体管芯的所述前表面及所述第一包封体部分上形成结合层。将第二半导体管芯结合到所述结合层，其中所述第二半导体管芯的前表面面对所述结合层。在所述结合层之上形成第二包封体部分，以在侧向上包封所述第二半导体管芯。在所述载体之上形成所述第一包封体部分以在侧向上包封所述第一半导体管芯之后，将支撑衬底结合到所述第一半导体管芯的后表面及所述第一包封体部分。在一些实施例中，所述支撑衬底包括单个支撑衬底。在一些实施例中，在从所述第一半导体管芯的所述前表面及所述第一包封体部分移除所述载体之前，所述支撑衬底被结合到所述第一半导体管芯的所述后表面及所述第一包封体部分。在一些实施例中，所述方法还包括：在所述第二半导体管芯的后表面及所述第二包封体部分上形成重布线路层；以及在所述重布线路层上形成导电端子。在一些实施例中，所述支撑衬底包括第一支撑衬底及结合到所述第一支撑衬底的第二支撑衬底。在一些实施例中，在从所述第一半导体管芯的所述前表面及所述第一包封体部分移除所述载体之前，所述第一支撑衬底被结合到所述第一半导体管芯的所述后表面及所述第一包封体部分。在一些实施例中，在所述第二半导体管芯及所述第二包封体部分上形成所述重布线路层之后，所述第二支撑衬底被结合到所述第一支撑衬底；且在所述重布线路层上形成所述导电端子之前，所述第二支撑衬底被结合到所述第一半导体管芯的所述后表面及所述第一包封体部分。在一些实施例中，在所述重布线路层上形成所述导电端子之后，所述第二支撑衬底被结合到所述第一支撑衬底。

以上概述了若干实施例的特征，以使所属领域中的技术人员可更好地理解本公开的各个方面。所属领域中的技术人员应理解，其可容易地使用本公开作为设计或修改其他工艺及结构的基础来施行与本文中所介绍的实施例相同的目的和/或实现与本文中所介绍的实施例相同的优点。所属领域中的技术人员还应认识到，这些等效构造并不背离本公开的精神及范围，而且他们可在不背离本公开的精神及范围的条件下对其作出各种改变、代替及变更。

[符号的说明]

100、100’：半导体管芯

100a：半导体管芯的有源表面

100b、100b’：半导体管芯的后表面

102：结合部分

110：第一包封体部分

120：对齐标记

130：结合层

140：支撑衬底

140’：支撑衬底

150：结合结构

150a：介电层

150b：导体

160、160’：半导体管芯

162、162’：半导体衬底

164：内连结构

166：结合结构

166a：介电层

166b：导体

168：半导体穿孔

170：第二包封体部分

172：绝缘体穿孔

174：重布线路层

176：钝化层

180：结合层

182：支撑衬底

184：后侧金属层

186：导电端子

200：封装结构

202：中介层

204：存储器堆叠

206：底部填充材料

208：绝缘包封体

210：电路衬底

212：导电端子

220：导电端子

230：底部填充材料

B：结合层

C1、C2：半导体载体

D、D’：结构

D1、D2、D3、D4、D5：SoIC组件

SL1、SL2、SL3、SL4、SL5：切割道