具体实施方式

以下公开提供用于实施所提供主题的不同特征的许多不同实施例或实例。下文描述组件、值、操作、材料、布置或类似物的具体实例以简化本公开。当然，这些仅是实例且并不希望为限制性的。涵盖其它组件、值、操作、材料、布置或类似物。举例来说，在以下描述中，第一特征在第二特征之上或第二特征上形成可包含第一特征与第二特征直接接触地形成的实施例，且还可包含可在第一特征与第二特征之间形成额外特征以使得第一特征与第二特征可以不直接接触的实施例。此外，本公开可在各种实例中重复附图标号和/或字母。此重复是出于简化和清晰的目的，且本身并不规定所论述的各种实施例和/或配置之间的关系。

另外，为易于描述，本文中可使用例如“在…之下”、“在…下方”、“下部”、“在…之上”、“在…上方”、“上部”以及类似物的空间相对术语来描述如图中所示出的一个元件或特征与另一元件或特征的关系。除图中所描绘的定向之外，空间相对术语意图涵盖在使用或操作中的器件的不同定向。设备可以其它方式定向(旋转90度或处于其它定向)，且本文中所使用的空间相对描述词同样可相应地进行解译。

此外，为易于描述，本文中可使用例如“第一”、“第二”、“第三”、“第四”以及类似物的术语来描述如图中所示出的类似或不同的元件或特征，且可取决于存在次序或描述的上下文而互换使用。

还可包含其它特征和工艺。举例来说，可包含测试结构以辅助对三维(three-dimensional，3D)封装或三维集成电路(three-dimensional integrated circuit，3DIC)器件的校验测试。测试结构可包含例如形成于重布线层中或衬底上的测试垫，所述测试垫允许对3D封装或3DIC的测试、探针和/或探针卡(probe card)的使用以及类似物。可对中间结构以及最终结构进行校验测试。另外，本文中所公开的结构和方法可与结合已知良好管芯(known good die)的中间校验的测试方法结合使用以提高良率(yield)并降低成本。

图1到图6以及图8到图15是根据本公开的一些实施例的封装结构的制造方法中的各个阶段的示意性横截面视图。图7A是图6中所描绘的导电图案的一部分的放大示意性横截面视图。图7B是图6中所描绘的导电图案的一部分的放大示意性俯视图。在一些实施例中，制造方法是封装工艺的部分。在图1到图6以及图8到图15中，绘示大于一个(半导体)芯片或管芯以表示晶片的多个(半导体)芯片或管芯，且绘示一个(半导体)封装结构以表示遵循(半导体)制造方法获得的多个(半导体)封装结构，但本公开不限于此。在其它实施例中，绘示一个或大于一个(半导体)芯片或管芯以表示晶片的多个(半导体)芯片或管芯，且绘示一个或大于一个(半导体)封装结构以表示遵循(半导体)制造方法获得的多个(半导体)封装结构，但本公开不限于此。

参考图1，在一些实施例中，提供具有涂布于其上的剥离层114和缓冲层116的载体112。在一个实施例中，载体112可以是玻璃载体或用于承载用于半导体封装的制造方法的半导体晶片或再造晶片的任何合适的载体。在一些实施例中，剥离层114设置在载体112上，且剥离层114的材料可以是适用将载体112相对于上方的层(例如，图1中所描绘的缓冲层116)进行接合和剥离或接合和剥离设置于其上的任何晶片(例如，图1中所描绘的载体112)的任何材料。在一些实施例中，剥离层114可包含释放层(例如光热转换(“light-to-heatconversion；LTHC”)层)或粘着层(例如可紫外线固化粘着或可热固化粘着层)。

如图1中所绘示，在一些实施例中，缓冲层116设置在剥离层114上，且剥离层114位于载体112与缓冲层116之间。在一些实施例中，缓冲层116可以是介电材料层。在一些实施例中，缓冲层116可以是聚合物层，所述聚合物层由聚酰亚胺(polyimide；PI)、聚苯并恶唑(polybenzoxazole；PBO)、苯环丁烷(benzocyclobutene；BCB)或任何其它合适的聚合物类介电材料制成。在一些实施例中，缓冲层116可以是味之素堆积膜(Ajinomoto buildupfilm；ABF)、阻焊剂膜(solder resist film；SR)或类似物。缓冲层116的顶部表面可以是水平的且可具有高度的共面性。然而，本公开不限于此；在其它实施例中，可省略缓冲层116。

举例来说，剥离层114和缓冲层116可通过合适的制造技术形成，例如旋转涂布、叠层、沉积或类似物。本公开不具体限于此。

在一些实施例中，至少一个半导体管芯设置在载体112上。如图1中所示出，在一些实施例中，至少一个半导体管芯包含多个半导体管芯，例如半导体管芯130-1、半导体管芯130-2以及半导体管芯130-3。在本公开中，半导体管芯130-1、半导体管芯130-2、半导体管芯130-3称为半导体管芯130。如图1中所绘示，出于说明性目的仅呈现三个半导体管芯130(例如，半导体管芯130-1、半导体管芯130-2、半导体管芯130-3)，然而，应注意，半导体管芯130的数目可以是一个或大于一个，本公开不限于此。

在一些实施例中，在载体112之上拾取和放置半导体管芯130且将所述半导体管芯130设置在缓冲层116上。举例来说，如图1中所绘示，半导体管芯130-1、半导体管芯130-2、半导体管芯130-3沿方向X布置在彼此旁边，且方向X垂直于载体112、剥离层114、缓冲层116以及半导体管芯130-1、半导体管芯130-2、半导体管芯130-3的堆叠方向Z。在其它实施例中，半导体管芯130-1、半导体管芯130-2、半导体管芯130-3沿方向Y布置在彼此旁边，且方向Y不同于方向X和堆叠方向Z且垂直于堆叠方向Z。

在一些实施例中，半导体管芯130-1、半导体管芯130-2、半导体管芯130-3各自包含具有有源表面130a和与有源表面130a相对的背侧表面130f的半导体衬底130s、分布在有源表面130a上的多个接垫130b、覆盖有源表面130a和接垫130b的一部分的钝化层130c、连接到被钝化层130c暴露的接垫130b的多个导通孔130d，以及设置在导通孔130d上的保护层130e。接垫130b、钝化层130c、导通孔130d以及保护层130e形成于半导体衬底130s上。接垫130b被钝化层130c部分地暴露，导通孔130d分别设置在接垫130b上且电连接到所述接垫130b，且保护层130e覆盖被导通孔130d暴露的钝化层130c和导通孔130d。

然而，本公开可以不限于此。举例来说，可省略导通孔130d和保护层130e。在替代性实施例中，半导体管芯130-1、半导体管芯130-2、半导体管芯130-3可各自包含具有有源表面130a和与有源表面130a相对的背侧表面130f的半导体衬底130s、分布在有源表面130a上的多个接垫130b，以及覆盖有源表面130a和接垫130b的一部分的钝化层130c。

半导体衬底130s的材料可包含硅衬底，所述硅衬底包含形成于其中的有源组件(例如，晶体管和/或存储器，例如N型金属-氧化物半导体(N-type metal-oxidesemiconductor；NMOS)和/或P型金属-氧化物半导体(P-type metal-oxidesemiconductor；PMOS)器件，或类似物)和/或无源组件(例如，电阻器、电容器、电感器或类似物)。在一些实施例中，这种有源组件和无源组件可形成于前段工艺(front-end-of-line；FEOL)中。在替代性实施例中，半导体衬底130s可以是块状硅衬底，例如单晶硅的块状衬底、掺杂硅衬底、未经掺杂硅衬底或绝缘体上有硅(silicon-on-insulator；SOI)衬底，其中掺杂硅衬底的掺杂剂可以是N型掺杂剂、P型掺杂剂或其组合。本公开不限于此。

此外，半导体衬底130s可进一步包含设置在有源表面130a上的内连结构(未绘示)。在某些实施例中，内连结构可包含交替地堆叠的一个或多个层间介电层(inter-dielectric layer)和一个或多个图案化导电层以向嵌入于半导体衬底130s中的有源组件和无源组件提供布线功能，其中接垫130b可称为图案化导电层的最外层。在一个实施例中，内连结构可形成于后段工艺(back-end-of-line；BEOL)中。举例来说，层间介电层可以是氧化硅层、氮化硅层、氮氧化硅层或通过其它合适的介电材料形成的介电层，且层间介电层可通过沉积或类似物来形成。举例来说，图案化导电层可以是图案化铜层或其它合适的图案化金属层，且图案化导电层可通过电镀或沉积形成。然而，本公开不限于此。

举例来说，接垫130b是铝垫或其它合适的金属垫。举例来说，导通孔130d是铜柱、铜合金柱或含有铜金属的其它合适的金属支柱。在一些实施例中，钝化层130c和保护层130e可以是PBO层、PI层或其它合适的聚合物。在一些替代实施例中，钝化层130c和保护层130e可由无机材料制成，例如氧化硅、氮化硅、氮氧化硅或任何合适的介电材料。举例来说，钝化层130c的材料可以与保护层130e的材料相同或不同。

应指出，本文中所描述的至少一个半导体管芯(例如半导体管芯130(例如，半导体管芯130-1、半导体管芯130-2以及半导体管芯130-3))可称为半导体芯片或集成电路(integrated circuit；IC)。在替代性实施例中，本文中所描述的半导体管芯130-1、半导体管芯130-2、半导体管芯130-3可以是半导体器件。在某些实施例中，半导体管芯130-1、半导体管芯130-2、半导体管芯130-3可包含一个或多个数字芯片、模拟芯片或混合信号芯片，例如专用集成电路(“application-specific integrated circuit；ASIC”)芯片、传感器芯片、无线和射频(radio frequency；RF)芯片、存储器芯片、逻辑芯片或电压调节器芯片。

在某些实施例中，除半导体管芯130(例如，半导体管芯130-1、半导体管芯130-2以及半导体管芯130-3)以外，本文中所描述的至少一个半导体管芯可进一步包含相同类型或不同类型的额外半导体管芯。在替代性实施例中，额外半导体管芯可包含数字芯片、模拟芯片或混合信号芯片，例如ASIC芯片、传感器芯片、无线和RF芯片、存储器芯片、逻辑芯片或电压调节器芯片。本公开不限于此。

在本公开中，应了解，在整个所有附图中的半导体管芯130(例如，半导体管芯130-1、半导体管芯130-2、半导体管芯130-3)和其它组件的图示是示意性的且未按比例。在一个实施例中，半导体管芯130(例如，半导体管芯130-1、半导体管芯130-2、半导体管芯130-3)中的至少两个可相同。在替代性实施例中，半导体管芯130(例如，半导体管芯130-1、半导体管芯130-2、半导体管芯130-3)中的至少两个可彼此不同。

继续图1，在一些实施例中，半导体管芯130(例如，半导体管芯130-1、半导体管芯130-2、半导体管芯130-3)用连接膜DA1、连接膜DA2、连接膜DA3分别设置在缓冲层116上。换句话说，半导体管芯130-1、半导体管芯130-2以及半导体管芯130-3中的每一个的背侧表面130f通过连接膜DA1、连接膜DA2以及连接膜DA3分别粘着到缓冲层116。也就是说，连接膜DA1夹置在半导体管芯130-1的背侧表面130f与缓冲层116之间，连接膜DA2夹置在半导体管芯130-2的背侧表面130f与缓冲层116之间，且连接膜DA3夹置在半导体管芯130-3的背侧表面130f与缓冲层116之间。由于连接膜DA1、连接膜DA2、连接膜DA3，半导体管芯130-1、半导体管芯130-2、半导体管芯130-3稳定地粘着到缓冲层116。在一些实施例中，连接膜DA1、连接膜DA2、连接膜DA3可以是(但不限于)管芯贴合膜(die attach film)或由粘着剂、环氧类树脂、丙烯酸聚合物、其它合适的绝缘材料或类似物制成的一层，且所述连接膜可具有或不具有填充于其中的填料(例如二氧化硅、氧化铝或类似物)。在替代性实施例中，可省略连接膜DA1、连接膜DA2、连接膜DA3，本公开不限于此。

在如上文所提及的省略缓冲层116的其它实施例中，半导体管芯130(例如，半导体管芯130-1、半导体管芯130-2、半导体管芯130-3)中的每一个接着分别通过连接膜DA1、连接膜DA2、连接膜DA3设置在剥离层114上。在如上文所提及的省略连接膜DA1、连接膜DA2、连接膜DA3的另外其它实施例中，半导体管芯130(例如，半导体管芯130-1、半导体管芯130-2、半导体管芯130-3)中的每一个接着分别通过缓冲层116设置在剥离层114上。

参考图2，在一些实施例中，半导体管芯130密封在绝缘密封体140中。在一些实施例中，绝缘密封体140形成于缓冲层116上和载体112之上。如图2中所绘示，例如，绝缘密封体140至少填满半导体管芯130(例如，半导体管芯130-1、半导体管芯130-2以及半导体管芯130-3)之间的间隙和连接膜DA1、连接膜DA2、连接膜DA3之间的间隙。在一些实施例中，绝缘密封体140覆盖半导体管芯130。换句话说，例如，半导体管芯130不会被绝缘密封体140以可被触及的方式显露出且是嵌入于所述绝缘密封体140中。

在一些实施例中，绝缘密封体140是通过模塑工艺形成的模塑化合物。在一些实施例中，绝缘密封体140例如可包含聚合物(例如环氧树脂、酚醛树脂、含硅树脂或其它合适的树脂)、介电材料或其它合适的材料。在替代性实施例中，绝缘密封体140可包含可接受的绝缘密封材料。在一些实施例中，绝缘密封体140可进一步包含可添加到其中以优化绝缘密封体140的热膨胀系数(coefficient of thermal expansion；CTE)的无机填料或无机化合物(例如，二氧化硅、粘土等)。本公开不限于此。

参考图3，在一些实施例中，使绝缘密封体140平坦化以形成暴露半导体管芯130的绝缘密封体140'。在某些实施例中，如图3中所绘示，在平坦化之后，半导体管芯130的顶部表面130t(包含半导体管芯130-1、半导体管芯130-2、半导体管芯130-3中的每一个的导通孔130d的顶部表面S130d和保护层130e的顶部表面S130e)被绝缘密封体140'的顶部表面140t暴露。也就是说，例如，半导体管芯130的顶部表面130t变得与绝缘密封体140'的顶部表面140t实质上齐平。换句话说，半导体管芯130的顶部表面130t与绝缘密封体140'的顶部表面140t实质上彼此共面。在一些实施例中，如图3中所绘示，半导体管芯130被绝缘密封体140'以可被触及的方式显露。也就是说，例如，半导体管芯130-1、半导体管芯130-2、半导体管芯130-3中的每一个的导通孔130d被绝缘密封体140'以可被触及的方式显露。在一些实施例中，例如，半导体管芯130的侧壁130sw也由绝缘密封体140'覆盖。

举例来说，绝缘密封体140可通过机械打磨或化学机械抛光(chemicalmechanical polishing；CMP)来平坦化。在平坦化步骤之后，可任选地进行清洁步骤，例如以清洁和去除由平坦化步骤产生的残余物。然而，本公开不限于此，且可通过任何其它合适的方法进行平坦化步骤。

在一些实施例中，在使绝缘密封体140平坦化期间，也可使半导体管芯130-1、半导体管芯130-2和/或半导体管芯130-3的导通孔130d和保护层130e平坦化。在某些实施例中，可例如在过度模塑的绝缘密封体140上进行平坦化步骤以使绝缘密封体140'的顶部表面140t与半导体管芯130的顶部表面130t(包含半导体管芯130-1、半导体管芯130-2、半导体管芯130-3中的每一个的导通孔130d的顶部表面S130d和保护层130e的顶部表面S130e)齐平。

在一些实施例中，重布线电路结构150形成于半导体管芯130和绝缘密封体140'上。在一些实施例中，如图4到图12所绘示，重布线电路结构150包含至少一个介电层151(例如，介电层151-1、介电层151-2、介电层151-3以及介电层151-4)、至少一个晶种层152(例如，晶种层152-1、晶种层152-2、晶种层152-3以及晶种层152-4)、至少一个晶种层153(例如，晶种层153-1、晶种层153-2、晶种层153-3以及晶种层153-4)以及至少一个金属化层154(例如，金属化层154-1、金属化层154-2a、金属化层154-2b、金属化层154-3以及金属化层154-4)。然而，在本公开中，介电层151、晶种层152、晶种层153以及金属化层154的层数不限于图4到图12中所描绘的数目，其中介电层151、晶种层152、晶种层153以及金属化层154的层数可以是一个或大于一个。

参考图4，在一些实施例中，晶种层SLa形成于半导体管芯130和绝缘密封体140'上。举例来说，晶种层SLa以由金属或金属合金材料制成的毯覆层的形式形成于半导体管芯130和绝缘密封体140'上，本公开不限于此。在本公开中，晶种层SLa称为金属晶种层。在一些实施例中，晶种层SLa的材料可包含钛。晶种层SLa可使用例如溅射、物理气相沉积(physical vapor deposition；PVD)或类似物来形成。在一些实施例中，晶种层SLa的厚度Ta大于0埃且小于或实质上等于2千埃。在一些实施例中，晶种层SLa在半导体管芯130和绝缘密封体140'上共形地形成为由钛构成的薄层。如图4中所绘示，在一些实施例中，晶种层SLa与半导体管芯130的导通孔130d和绝缘密封体140'的顶部表面140t物理地接触。

继续图4，在一些实施例中，晶种层SLb形成于晶种层SLa上。举例来说，晶种层SLb以由金属或金属合金材料制成的毯覆层的形式形成于晶种层SLa上，本公开不限于此。在本公开中，晶种层SLb称为金属晶种层。在一些实施例中，晶种层SLb的材料可包含铜。晶种层SLb可使用例如溅射、PVD或类似物来形成。在一些实施例中，晶种层SLb的厚度Tb大于0埃且小于或实质上等于10千埃。在一些实施例中，晶种层SLb在晶种层SLa上共形地形成为由铜构成的薄层。如图4中所绘示，在一些实施例中，晶种层SLb与晶种层SLa物理地接触。也就是说，例如，晶种层SLa夹置在绝缘密封体140'与晶种层SLb之间和半导体管芯130与晶种层SLb之间。

在一些实施例中，晶种层SLa的厚度Ta与晶种层SLb的厚度Tb的总和约在0.1千埃到12千埃范围内。在一个实施例中，晶种层SLb的厚度Tb大于晶种层SLa的厚度Ta。在另一实施例中，晶种层SLb的厚度Tb实质上等于晶种层SLa的厚度Ta。换句话说，晶种层SLa的厚度Ta小于晶种层SLb的厚度Tb。

如图4中所示出，在一些实施例中，抗蚀剂层PR形成于晶种层SLb上，其中抗蚀剂层PR例如包含至少一个开口OP。在一些实施例中，如图4中所绘示，多个开口OP形成于抗蚀剂层PR中。如图4中所绘示，晶种层SLb的多个部分分别被形成于抗蚀剂层PR中的开口OP暴露。开口OP的数目可例如对应于稍后形成的导电结构(例如导电柱、导通孔、导电迹线或导电段)的数目。如图4中所绘示，例如，开口OP的至少一部分的位置定位对应于(例如，交叠)半导体管芯130-1、半导体管芯130-2以及半导体管芯130-3中的每一个的导通孔130d的位置定位。在一个实施例中，抗蚀剂层PR可通过涂布和光刻工艺或类似物形成；然而，本公开不限于此。在一些实施例中，抗蚀剂层PR的材料例如包含适用于图案化工艺的正性抗蚀剂材料或负性抗蚀剂材料，所述图案化工艺例如使用掩模的光刻工艺或无掩模光刻工艺(例如，电子束(e-beam)写入或离子束写入)。在本公开中，抗蚀剂层PR称为光刻胶层。

参考图5，在一些实施例中，金属化层154-1形成于晶种层SLb之上和抗蚀剂层PR的开口OP中。在一些实施例中，金属化层154-1的材料可包含金属材料，例如铜或铜合金或类似物。在整个描述中，术语“铜”意欲包含实质上纯元素的铜、含有不可避免杂质的铜以及含有微量元素的铜合金，所述微量元素例如钽、铟、锡、锌、锰、铬、钛、锗、锶、铂、镁、铝或锆等。金属化层154-1的图案数目可基于需求来选择，且通过改变开口OP的数目来调整。在一些实施例中，金属化层154-1通过镀覆工艺形成。

举例来说，金属化层154-1是通过电镀(electroplating；ECP)形成填充于抗蚀剂层PR中的开口OP的金属材料来形成，其中所述电镀是由于电流穿过目标对象(例如，被开口OP暴露的晶种层SLb)且进入镀覆溶液(也称为镀覆浴)使得镀覆溶液中的金属离子迁移到目标对象的表面，所以镀覆溶液中的金属离子沉积在目标对象上。在一些实施例中，金属化层154-1的形成可包含以下步骤：提供放置在填充有镀覆溶液(在图21中标示为13)的镀覆浴箱(在图21中标示为10)中的阳极(在图21中标示为11)；将图4中所描绘的结构(充当阴极且在图21中标示为12)放置到镀覆溶液13中；以及将来自电源(在图21中标示为14)的电压分别施加于图4中所描绘的结构(例如，阴极12)和阳极11，以在图4中所描绘的结构之被暴露的晶种层SLb处进行电沉积以进行电镀工艺。

阳极的材料例如与金属化层154-1的材料相同，例如铜。在电镀工艺中，图4中所描绘的结构和阳极浸没在含有准许电流动的离子的镀覆溶液中。在一些实施例中，施加于阳极的电压是正电压，而施加于图4中所描绘的结构(充当阴极)的电压是相对于施加于阳极的电压更低的电压。在将正电压施加于阳极之后，阳极中的铜通过失去两个电子来氧化，这允许所述铜以金属离子(阳离子Cu2+)的形式溶解在镀覆溶液中。在将更低的电压施加于图4中所描绘的结构(充当阴极)之后，镀覆溶液中的溶解的金属离子(阳离子Cu2+)通过获得两个电子还原成位在图4中所描绘的结构(例如，暴露的晶种层SLb)上的金属铜。结果，铜从阳极转移到图4中所描绘的结构，即为于被暴露的晶种层SLb上的金属化层154-1的形成，如图5中所绘示。阳极溶解的速率实质上等于在图4中所描绘的结构(例如，被暴露的晶种层SLb)的镀覆速率。在一些实施例中，图4中所描绘的结构(充当阴极)和阳极可在浸没在镀覆溶液中之后(或之前、之时)以镀覆旋转速度(plating rotation speed)旋转，以防止在图4中所描绘的结构之被暴露的晶种层SLb的将镀覆表面上夹带气泡，由此确保镀覆的均匀性且使可能的干扰平均化，且增加传输到图4中所描绘的结构的电解质(electrolyete)。

举例来说，用于镀覆铜的镀覆溶液包含氢氯酸(hydrochloric acid；HCl)、硫酸铜(CuSO4)、硫酸(H2SO4)以及第一添加剂。硫酸使铜离子从硫酸铜解离，从而允许硫酸铜迁移到被暴露的晶种层SLb且形成铜板，同时氯离子防止通过镀覆溶液中的铜离子与环境中的氧(O2)之间的反应生成氧化铜。在一些实施例中，镀覆溶液中的氯离子的量约在5体积浓度(ppm)到100ppm范围内。在一些实施例中，镀覆溶液中的硫酸铜的浓度约在5克/升(g/L)到300克/升范围内。在一些实施例中，镀覆溶液中的硫酸的浓度约在10克/升到200克/升范围内。

在一些实施例中，第一添加剂包含由下式表示的化合物，

其中R1和R2独立地选自由经取代或未经取代的芳族基和经取代或未经取代的异芳族基组成的族群，且n是5到250的整数。在一些实施例中，第一添加剂具有约在200到10,000范围内的重量平均分子量(molecular weight；Mw)。举例来说，镀覆溶液中的第一添加剂的浓度约在0.2毫升/升(gL/L)到20毫升/升范围内。

在本公开中，第一添加剂可称为抑制剂(suppressor)，其中在通过镀覆工艺(例如，ECP)形成金属化层154-1中，第一添加剂阻止定向(orient)于(111)铜晶格平面(copperlattic plane)(例如，图7A中的第二带状结构320)处的铜的生长，但促进定向于(220)铜晶格平面(例如，图7A中的第一带状结构310)处的铜的生长。在一些实施例中，通过镀覆工艺，金属化层154-1的每一图案具有多个铜晶粒(copper grain)300，且铜晶粒300各自具有沿堆叠方向Z延伸的柱状形状(例如，柱状结构)，如图7A的放大横截面视图中所绘示。举例来说，每一铜晶粒300通过沿堆叠方向Z堆叠第一带状结构310与第二带状结构320以柱状结构形成。在一些实施例中，对于金属化层154-1，第一带状结构310的数目与第二带状结构320的数目的比率是约小于或实质上等于0.4且约小于1.0。换句话说，在每一铜晶粒300中，第一带状结构310的数目大于第二带状结构320的数目。由于第一添加剂，金属化层154-1中的铜晶粒300的生长定向(growth orientation)可通过第一添加剂微调，其中铜离子通过(220)结晶(crystallization)设置在被暴露的晶种层SLb上。

举例来说，第一带状结构310和第二带状结构320单独地具有沿方向X测量的第一尺寸和沿堆叠方向Z测量的第二尺寸，其中第一尺寸大于第二尺寸，如图7A中所绘示。在本公开中，考虑铜晶粒300的几何形状，第一尺寸可称为宽度而第二尺寸可称为高度。也就是说，对于每一铜晶粒300，铜晶粒300的宽度W300对应于铜晶粒300的相应一个第一带状结构310的宽度或相应一个第二带状结构320的宽度，其中所述相应一个第一带状结构310的宽度或所述相应一个第二带状结构320的宽度相较于铜晶粒300中的其它第一带状结构310和第二带状结构320是最大宽度。在一些实施例中，铜晶粒300的宽度W300约在0.1微米到1.5微米范围内。

如图7A和图7B中所示出，在一些实施例中，铜晶粒300中的每一个在其晶粒边界(grain boundary，或称晶界)GB处与其紧邻的相邻铜晶粒300物理地连接，且因此金属化层154-1的每一图案中的铜晶粒300彼此电耦合。由于金属化层154-1中的铜晶粒300的生长定向，改善了金属化层154-1的微结构，由此减小其中的空隙。由于铜晶粒300各自具有柱状形状且包含于每一铜晶粒300中的带状结构(例如，第一带状结构310和第二带状结构320的总数)的大于50％具有在(220)铜晶格平面上定向的铜原子，所以金属化层154-1具有较高热稳定性和改善的机械性质(例如，更好的韧性、拉伸强度以及伸长度)，这改善其电磁行为；由此增强封装结构P1的可靠性。此外，金属化层154-1中的铜晶粒300的生长定向可通过将厚度Tb与厚度Ta的比控制为大于或实质上等于1来进一步调整，使铜离子相较于(111)结晶更倾向以通过(220)结晶设置在被暴露的晶种层SLb上。

在一些实施例中，适用于实施以上电镀工艺的镀覆条件包含约30转每分钟(rotation per minute；rpm)到约500转每分钟的镀覆旋转速度、约0.5安培每平方分米(ampere per square decimeter；ASD)到约30安培每平方分米的镀覆电流密度、约0.5到约3.5的镀覆浴pH值、约20℃到约50℃的可工作浴温以及约1标准大气压的可工作浴压。此外，以上电镀工艺的可工作工作气体可包含空气或氮气(N2)，本公开不限于此。

在一些实施例中，镀覆溶液可进一步包含额外第二添加剂，例如增亮剂(也称为加速剂)、调平剂以及抑制剂。举例来说，增亮剂可包含双(3-磺丙基)二硫化物(bis(3-sulfopropyl)disulfide)、3-巯基-丙磺酸(3-mercapto-propylsulfonic acid)、3-巯基-丙磺酸-(3-磺丙基)酯(3-mercapto-propylsulfonic acid-(3-sulfopropyl)ester)或类似物。在一些实施例中，增亮剂的浓度可约在0毫升/升到50毫升/升范围内。举例来说，调平剂可包含烷基化聚亚烷基亚胺(alkylated polyalkyleneimine)、2-巯基噻唑啉(2-mercaptothiazoline)或类似物。在一些实施例中，调平剂的浓度可约在0毫升/升到50毫升/升范围内。举例来说，抑制剂可包含聚亚烷基二醇(polyalkylene glycol)、聚氧亚烷基二醇(polyoxyalkyene glycol)、聚氧亚烷基(polyoxyalkyene)的共聚物或类似物。在一些实施例中，抑制剂的浓度可约在0毫升/升到50毫升/升范围内。本公开不限于此。

参考图5和图6，在一些实施例中，在金属化层154-1形成之后，从图5中所描绘的结构去除抗蚀剂层PR。在一些实施例中，去除抗蚀剂层PR以暴露未由金属化层154-1覆盖的晶种层SLb。在一个实施例中，通过可接受的灰化工艺和/或光刻胶剥除工艺(例如使用氧等离子体或类似物)去除抗蚀剂层PR，且本公开不限于此。

在一些实施例中，使晶种层SLb和晶种层SLa依序图案化以分别形成晶种层153-1和晶种层152-1。晶种层152-1和晶种层153-1也称为金属晶种层。在一些实施例中，去除未由金属化层154-1覆盖的晶种层SLb的部分(图5中所描绘)以形成晶种层153-1，且同样去除对应于晶种层SLb的去除部分的晶种层SLa的部分以形成晶种层152-1。换句话说，晶种层152-1与晶种层153-1在俯视图上(例如，在X-Y平面上)共用相同几何形状。

在一些实施例中，可通过刻蚀进行图案化工艺，其中通过使用金属化层154-1作为刻蚀掩模来刻蚀晶种层SLa、晶种层SLb以形成晶种层152-1、晶种层153-1。也就是说，例如，金属化层154-1、晶种层152-1以及晶种层153-1在俯视图上(例如，在X-Y平面上)共用相同几何形状。举例来说，刻蚀工艺可包含干式刻蚀工艺或湿式刻蚀工艺。如图6中所绘示，例如，晶种层152-1、晶种层153-1各自包含彼此物理地隔离和电隔离的一个或多个导电段。在某些实施例中，晶种层152-1的导电段物理地连接和电连接到晶种层153-1的导电段中的相应一个，且晶种层153-1的导电段各自物理地连接和电连接到金属化层154-1的图案中的相应一个，如图6中所绘示。在本公开中，金属化层154-1的一个图案、晶种层153-1的相应一个导电段以及晶种层152-1的相应一个导电段共同称为导电图案CP1。在一些实施例中，在导电图案CP1中的每一个中，金属化层154-1的侧壁与相应晶种层152-1的侧壁和相应晶种层153-1的侧壁对准。如图6中所绘示，晶种层152-1夹置在半导体管芯130与晶种层153-1之间，且晶种层153-1夹置在晶种层152-1与金属化层154-1之间。举例来说，金属化层154-1通过晶种层152-1和晶种层153-1电连接到半导体管芯130。举例来说，晶种层153-1通过晶种层152-1电连接到半导体管芯130，且金属化层154-1通过晶种层153-1电连接到晶种层152-1。

参考图8，在一些实施例中，介电材料层DI形成于金属化层154-1、半导体管芯130以及绝缘密封体140'上。介电层DI通过(但不限于)在图6中所描绘的结构之上形成介电材料的毯覆层以完全覆盖金属化层154-1以及被金属化层154-1和晶种层152-1、晶种层153-1暴露的半导体管芯130和绝缘密封体140'来形成。在一些实施例中，介电材料层DI的材料可以是聚酰亚胺、PBO、BCB、例如氮化硅的氮化物、例如氧化硅的氧化物、磷硅酸盐玻璃(phosphosilicate glass；PSG)、硼硅酸盐玻璃(borosilicate glass；BSG)、掺硼磷硅酸盐玻璃(boron-doped phosphosilicate glass；BPSG)、其组合或类似物。在一些实施例中，介电材料层DI可通过合适的制造技术来形成，例如旋涂式涂布法、化学气相沉积(chemicalvapor deposition；CVD)(例如等离子体增强式化学气相沉积(Plasma Enhanced ChemicalVapor Deposition；PECVD))或类似物。如图8中所绘示，导电图案CP1(包含晶种层152-1、晶种层153-1以及金属化层154-1)嵌入于介电材料层DI中且并不会被介电材料层DI以可被触及的方式显露出。

参考图9，在一些实施例中，在介电材料层DI上进行平坦化步骤以形成介电层151-1。举例来说，介电材料层DI可通过机械打磨或CMP来平坦化。在一些实施例中，介电层151-1的顶部表面S151-1与金属化层154-1的顶部表面S154-1实质上齐平。也就是说，介电层151-1的顶部表面S151-1与金属化层154-1的顶部表面S154-1实质上彼此共面。如图9中所绘示，导电图案CP1的顶部表面(例如，金属化层154-1的顶部表面S154-1)被介电层151-1以可被触及的方式显露出且与所述介电层151-1实质上共面。

在使介电材料层DI平坦化期间，也可使金属化层154-1部分地平坦化。如图9中所绘示，例如，金属化层154-1和晶种层152-1、晶种层153-1的侧壁被介电层151-1包裹(wraparound)，而金属化层154-1的顶部表面S154-1被介电层151-1暴露。在平坦化步骤之后，可任选地进行清洁步骤，例如以清洁和去除由平坦化步骤产生的残余物。然而，本公开不限于此，且可通过任何其它合适的方法进行平坦化步骤。在本公开中，形成于图4到图9中的膜层(例如，介电层151-1和导电图案CP1(包含晶种层152-1、晶种层153-1以及金属化层154-1))可称为重布线电路结构150的第一增层RDL1。

参考图10，在一些实施例中，介电层151-2、晶种层152-2、晶种层153-2、金属化层154-2a以及金属化层154-2b依序形成于重布线电路结构150的第一增层RDL1上。介电层151-2的形成和材料与介电层151-1的形成和材料相同或类似，晶种层152-2的形成和材料与晶种层152-1的形成和材料相同或类似，晶种层153-2的形成和材料与晶种层153-1的形成和材料相同或类似，且金属化层154-2a和金属化层154-2b的形成和材料与金属化层154-1的形成和材料相同或类似；因此为简单起见不在本文中重复。应指出，在本公开中，金属化层154-2b的镀覆工艺与金属化层154-2a的镀覆工艺共用相同晶种层(例如，晶种层152-2、晶种层153-2)，其中在金属化层154-2a和金属化层154-2b的形成中使用具有不同尺寸的开口的抗蚀剂层。以上具有不同尺寸的开口的抗蚀剂层的材料和形成与抗蚀剂层PR的材料和形成相同或类似，且因此不在本文中重复。

在一些实施例中，金属化层154-2a的一个图案、晶种层152-2的相应一个导电段以及晶种层153-2的相应一个导电段共同称为导电图案CP2a，且金属化层154-2a的一个图案、金属化层154-2b的相应一个图案、晶种层152-2的相应一个导电段以及晶种层153-2的相应一个导电段共同称为导电图案CP2b。在一些实施例中，对于导电图案CP2a和导电图案CP2b中的每一个，金属化层154-2a的侧壁与相应晶种层152-2的侧壁和相应晶种层153-2的侧壁对准。换句话说，对于导电图案CP2a和导电图案CP2b中的每一个，金属化层154-2a、晶种层153-2以及晶种层152-2在X-Y平面上共用相同几何形状。如图10中所绘示，在一些实施例中，对于导电图案CP2b中的每一个，金属化层154-2b的突出区域小于金属化层154-2a的突出区域，其中金属化层154-2b在X-Y平面上沿堆叠方向Z与金属化层154-2a完全交叠。

如图10中所绘示，在一些实施例中，晶种层152-2直接位于金属化层154-1的顶部表面S154-1上且夹置在晶种层153-2与金属化层154-1之间，晶种层153-2直接位于晶种层152-2上且夹置在晶种层152-2与金属化层154-2a之间，且金属化层154-2a直接位于晶种层153-2上且夹置在晶种层153-2与金属化层154-2b之间或夹置在晶种层153-2与介电层151-2之间。在一些实施例中，金属化层154-2b(若存在)直接位于金属化层154-2a上。举例来说，晶种层153-2通过晶种层152-2电连接到金属化层154-1，且金属化层154-2a通过晶种层153-2电连接到晶种层152-2。举例来说，金属化层154-2b通过物理连接而电连接到金属化层154-2a。

如图10中所绘示，例如，金属化层154-2a嵌入于介电层151-2中，而金属化层154-2b被介电层151-2暴露。在一些实施例中，金属化层154-2b的顶部表面S154-2b被介电层151-2暴露。举例来说，金属化层154-2b的顶部表面S154-2b与介电层151-2的顶部表面S151-2实质上齐平。在一些实施例中，如图10中所绘示，金属化层154-2b的顶部表面S154-2b与介电层151-2的顶部表面S151-2实质上彼此共面。也就是说，导电图案CP2a的顶部表面(例如，金属化层154-2a的顶部表面)并不会被介电层151-2以可被触及的方式显露出，而导电图案CP2b的顶部表面(例如，金属化层154-2b的顶部表面S154-2b)被介电层151-2以可被触及的方式显露出且与所述介电层151-2实质上共面。在本公开中，膜层(例如，介电层151-2、导电图案CP2a(各自包含金属化层154-2a、晶种层153-2以及晶种层152-2)以及导电图案CP2b(各自包含金属化层154-2b、金属化层154-2a、晶种层153-2以及晶种层152-2))可称为重布线电路结构150的第二增层RDL2。

参考图11，在一些实施例中，介电层151-3、晶种层152-3、晶种层153-3以及金属化层154-3依序形成于重布线电路结构150的第二增层RDL2上。介电层151-3的形成和材料与介电层151-1的形成和材料相同或类似，晶种层152-3的形成和材料与晶种层152-1的形成和材料相同或类似，晶种层153-3的形成和材料与晶种层153-1的形成和材料相同或类似，且金属化层154-3的形成和材料与金属化层154-1的形成和材料相同或类似；因此不在本文中重复。

在一些实施例中，金属化层154-3的一个图案、晶种层152-3的相应一个导电段以及晶种层153-3的相应一个导电段共同称为导电图案CP3。在一些实施例中，如图11中所绘示，对于导电图案CP3中的每一个，金属化层154-3的侧壁与相应晶种层152-3的侧壁和相应晶种层153-3的侧壁对准。换句话说，对于导电图案CP3中的每一个，金属化层154-3、晶种层153-3以及晶种层152-3在X-Y平面上共用相同几何形状。

如图11中所示出，在一些实施例中，晶种层152-3直接位于金属化层154-2b上且夹置在晶种层153-3与金属化层154-2b之间，晶种层153-3直接位于晶种层152-3上且夹置在晶种层152-3与金属化层154-3之间，且金属化层154-3直接位于晶种层153-3上且夹置在晶种层153-3与介电层151-3之间。在一些实施例中，晶种层153-3通过晶种层152-3电连接到金属化层154-2b，且金属化层154-3通过晶种层153-3电连接到晶种层152-3，如图11中所绘示。

在一些实施例中，介电层151-3包含暴露金属化层154-3的至少一部分的多个开口O1。也就是说，例如，金属化层154-3的一部分的顶部表面S154-3被形成于介电层151-3中的开口O1至少部分地暴露。开口O1的数目不限于图11中所描绘的数目，且可基于需求来选择和指定；本公开不限于此。如图11中所绘示，在一些实施例中，导电图案CP3的顶部表面(例如，金属化层154-3的部分的顶部表面S154-3)被介电层151-3以可被触及的方式显露出。在本公开中，膜层(例如，介电层151-3和导电图案CP3(各自包含金属化层154-3、晶种层153-3以及晶种层152-3))可称为重布线电路结构150的第三增层RDL3。

参考图12，在一些实施例中，介电层151-4、晶种层152-4、晶种层153-4以及金属化层154-4依序形成于重布线电路结构150的第三增层RDL3上。介电层151-4的形成和材料与介电层151-1的形成和材料相同或类似，晶种层152-4的形成和材料与晶种层152-1的形成和材料相同或类似，晶种层153-4的形成和材料与晶种层153-1的形成和材料相同或类似，且金属化层154-4的形成和材料与金属化层154-1的形成和材料相同或类似；因此不在本文中重复。

在一些实施例中，金属化层154-4的一个图案、晶种层152-4的相应一个导电段以及晶种层153-4的相应一个导电段共同称为导电图案CP4。在一些实施例中，如图12中所绘示，对于导电图案CP4中的每一个，金属化层154-4的侧壁与相应晶种层152-4的侧壁和相应晶种层153-4的侧壁对准。换句话说，对于导电图案CP4中的每一个，金属化层154-4、晶种层153-4以及晶种层152-4在X-Y平面上共用相同几何形状。

如图12中所示出，在一些实施例中，晶种层152-4直接位于金属化层154-3上且夹置在晶种层153-4与金属化层154-3之间，晶种层153-4直接位于晶种层152-4上且夹置在晶种层152-4与金属化层154-4之间，且金属化层154-4直接位于晶种层153-4上且夹置在晶种层153-4与介电层151-4之间。在一些实施例中，晶种层153-4通过晶种层152-4电连接到金属化层154-3，且金属化层154-4通过晶种层153-4电连接到晶种层152-4，如图12中所绘示。

在一些实施例中，介电层151-4包含暴露金属化层154-4的部分的多个开口O2以供电连接到稍后形成的连接件或半导体器件。也就是说，例如，金属化层154-4的顶部表面S154-4的至少部分被形成于介电层151-4中的开口O2暴露。开口O2的数目不限于图12中所描绘的数目，且可基于需求来选择和指定；本公开不限于此。如图12中所绘示，在一些实施例中，导电图案CP4的顶部表面(例如，金属化层154-4的至少部分的顶部表面S154-4)被介电层151-4以可被触及的方式显露出。在本公开中，膜层(例如，介电层151-4和导电图案CP4(各自包含金属化层154-4、晶种层153-4以及晶种层152-4))可称为重布线电路结构150的第四增层RDL4。这时，完成了封装结构P1的重布线电路结构150的制造。在一些实施例中，导电图案CP1、导电图案CP2、导电图案CP3、导电图案CP4可独立地充当用于为封装结构P1提供布线功能的导通孔(称为通孔图案)或导电迹线(称为布线图案)。

继续，在图12中，例如，半导体管芯130-1、半导体管芯130-2、半导体管芯130-3通过重布线电路结构150彼此电连通。出于说明目的，图12的重布线电路结构150中包含四个增层(例如，第一增层RDL1、第二增层RDL2、第三增层RDL3以及第四增层RDL4中的每一个为各一个层)；然而，本公开不限于此。包含于重布线电路结构150中的第一增层RDL1、第二增层RDL2、第三增层RDL3以及第四增层RDL4的数目在本公开中不受限。举例来说，包含于重布线电路结构150中的第一增层RDL1和第二增层RDL2的数目可以是一个或大于一个，而包含于重布线电路结构150中的第三增层RDL3和第四增层RDL4的数目可以是零个、一个或大于一个。

参考图13，在一些实施例中，多个晶种层图案160和多个导电元件170形成于重布线电路结构150之上。在一些实施例中，晶种层图案160各自位于导电元件170中的相应一个与重布线电路结构150的介电层151-4/导电图案CP4之间。由于晶种层图案160，导电元件170与重布线电路结构150之间的粘着强度增强了。在一些实施例中，晶种层图案160直接位于金属化层154-4的被形成于介电层151-4中的开口O2暴露的部分上。如图13中所绘示，在一些实施例中，晶种层图案160电连接到重布线电路结构150，且导电元件170通过晶种层图案160电连接到重布线电路结构150。

在一些实施例中，导电元件170通过重布线电路结构150和晶种层图案160电连接到半导体管芯130。举例来说，导电元件170中的一些导电元件170通过重布线电路结构150和晶种层图案160中的相应者而电连接到半导体管芯130-1。举例来说，导电元件170中的一些导电元件170通过重布线电路结构150和晶种层图案160中的相应者而电连接到半导体管芯130-2。举例来说，导电元件170中的一些导电元件170通过重布线电路结构150和晶种层图案160中的对应者而电连接到半导体管芯130-3。

在一些实施例中，晶种层图案160通过(但不限于)以下步骤形成：在介电层151-4上形成晶种层材料的毯覆层(未绘示)；在晶种层材料毯覆层上形成导电元件170；通过使用导电元件170作为掩模使晶种层材料毯覆层图案化。举例来说，晶种层材料毯覆层共形地形成于介电层151-4上，且延伸到形成于介电层151-4中的开口O2中以物理地接触和电接触被开口O2暴露的金属化层154-4，其中开口O2的侧壁完全由晶种层材料毯覆层覆盖。在一些实施例中，晶种层材料毯覆层称为金属层，所述金属层可以是单层或包括由不同材料形成的多个子层的复合层。在一些实施例中，晶种层材料毯覆层可包含钛、铜、钼、钨、氮化钛、钛钨、其组合或类似物。举例来说，晶种层材料毯覆层可包含钛层和钛层之上的铜层。晶种层材料毯覆层可使用例如溅射、PVD或类似物来形成。

在一些实施例中，导电元件170的形成可通过以下步骤形成：通过光刻形成具有暴露晶种层材料毯覆层的部分的多个开口的图案化光刻胶层(未绘示)；以及使包含形成于其上的图案化光刻胶层的整个结构浸没到镀覆溶液中，以将导电元件170镀覆在晶种层材料毯覆层上，导电元件170在位置上对应于被形成在图案化光刻胶层中的开口暴露出的晶种层材料毯覆层的部分。在一个实施例中，图案化光刻胶层可通过涂布和光刻工艺或类似物形成。在一些实施例中，图案化光刻胶层的形成和材料例如可与图4中所描述的抗蚀剂层PR的形成和材料相同或类似。由于图案化光刻胶层，可通过调整图案化光刻胶层中的开口的尺寸和数目来修改导电元件170的尺寸和数目。如图13中所绘示，导电元件170例如包含铜柱、铜通孔或类似物；本公开不限于此。

在导电元件170形成之后，去除图案化光刻胶层以暴露未由导电元件170覆盖的晶种层材料毯覆层。在一个实施例中，通过可接受的灰化工艺和/或光刻胶剥除工艺(例如使用氧等离子体或类似物)去除图案化光刻胶层，且本公开不限于此。

在一些实施例中，通过使用导电元件170作为刻蚀掩模使晶种层材料毯覆层图案化以形成晶种层图案160。举例来说，刻蚀工艺可以是干式刻蚀工艺、湿式刻蚀工艺或其组合；本公开不限于此。换句话说，去除未由导电元件170覆盖的晶种层材料毯覆层以形成晶种层图案160。在一些实施例中，如图13中所绘示，晶种层图案160的侧壁与导电元件170中的相应一个的侧壁对准。

参考图14，在一些实施例中，将图13中所描绘的整个结构连同载体112一起翻转(上下倒置)，其中将导电元件170放置到固持器件HD，且接着使载体112从缓冲层116剥离。在一些实施例中，固持器件HD可以是胶带(tape)、载体膜(carrier film)或吸力垫(suction pad)。本公开不限于此。

在一些实施例中，由于于剥离层114，缓冲层116容易地与载体112分隔开。在一些实施例中，载体112通过剥离工艺从缓冲层116脱离，且移除载体112和剥离层114。在某些实施例中，暴露出缓冲层116，如图14中所绘示。在一个实施例中，剥离工艺是激光剥离工艺。在剥离步骤期间，固持器件HD用以在使载体112和剥离层114剥离之前固定封装结构P1。

参考图15，在一些实施例中，从固持器件HD释放导电元件170以形成封装结构P1。在一些实施例中，在从固持器件HD释放导电元件170之前，进行切割(单体化(singulation))工艺以将在其间内连的多个封装结构P1切割成单独和分离的多个封装结构P1。在一个实施例中，切割(单体化)工艺是包含机械刀片锯切或激光切割的晶片切割工艺。本公开不限于此。至此，完成封装结构P1的制造。

然而，本公开不限于此。在替代性实施例中，导电元件170可由包含焊料球或球栅阵列封装(ball grid array；BGA)球的导电元件180代替，参见图16中所描绘的封装结构P2。在如图16中所绘示的导电元件180是焊料球或BGA球的实施例的情况下，晶种层图案160由球下金属(under-ball metallurgy；UBM)图案u1代替，以避免焊料材料从导电元件180扩散到重布线电路结构150，由此确保封装结构P2的性能。在一些实施例中，例如，UBM图案u1的材料可包含铜、镍、钛、钨或其合金或类似物，且可通过电镀工艺以多层方式(例如，UBM图案u1中的任何两个相邻层中具有不同材料)形成。UBM图案u1的数目在本公开中不受限。

在其它替代性实施例中，可进一步包含多个层间穿孔TIV，参见图17中所描绘的封装结构P3。在一些实施例中，层间穿孔TIV可以是整合扇出型(integrated fan-out；InFO)穿孔。在如图17中所绘示的包含层间穿孔TIV的实施例的情况下，其中层间穿孔TIV沿方向X(和方向Y)布置在半导体管芯130旁边且嵌入于绝缘密封体140'中。为了简化，出于说明性目的仅在图17中呈现两个层间穿孔TIV，然而应注意，层间穿孔TIV的数目可小于两个或大于两个；本公开不限于此。可基于需求来选择将形成的层间穿孔TIV的数目。举例来说，如图17中所绘示，导电元件170可由包含焊料球或BGA球的导电元件180代替，且晶种层图案160由UBM图案u1代替；然而，本公开不限于此。

在一些实施例中，通过绝缘密封体140'暴露层间穿孔TIV中的每一个的两端。举例来说，层间穿孔TIV夹置在缓冲层116与重布线电路结构150之间，其中层间穿孔TIV中的每一个的第一端物理地连接到重布线电路结构150，且层间穿孔TIV通过重布线电路结构150电连接到半导体管芯130。举例来说，层间穿孔TIV通过光刻、镀覆、光刻胶剥除工艺或任何其它合适的方法形成于缓冲层116上。在一个实施例中，层间穿孔TIV可通过(但不限于)以下步骤形成：形成覆盖缓冲层116的掩模图案(未绘示)，所述掩模图案具有暴露缓冲层116的多个部分的多个开口；形成填充所述多个开口的金属材料，以通过电镀(例如，图5中所描述的镀覆工艺)或沉积形成层间穿孔TIV；以及接着去除掩模图案。举例来说，层间穿孔TIV的材料可包含例如铜或铜合金的金属材料或类似物。然而，本公开不限于此。

继续图17，在一些实施例中，多个开口(未标记)形成于缓冲层116中以暴露层间穿孔TIV中的每一个的第二端。开口的数目在本公开中不受限，且可基于需求和设计布局来指定。在某些实施例中，多个导电元件190分别形成于被开口暴露的层间穿孔TIV中的每一个的第二端上，且多个UBM图案u2分别形成为位于层间穿孔TIV中的一个与导电元件190中的相应一个之间。然而，本公开不限于此，在替代性实施例中，可基于设计布局和需求省略UBM图案u2。导电元件190的形成和材料与导电元件180的形成和材料相同或类似，且UBM图案u2的形成和材料与UBM图案u1的形成和材料相同或类似，且因此不在本文中重复。如图17中所绘示，导电元件190通过UBM图案u2、层间穿孔TIV以及重布线电路结构150电连接到半导体管芯130。举例来说，在导电元件190设置在层间穿孔TIV上之后，实现了具有双侧端子(dual-side terminal)的封装结构P3。

在另外的替代性实施例中，除图15中的导电元件170和/或图16到图17中的导电元件180之外，额外的半导体元件(未绘示)可通过晶种层图案160和/或UBM图案u1设置在重布线电路结构150上，以电连接到半导体管芯130中的至少一个。在一些实施例中，额外的半导体元件可包含无源组件或有源组件。额外的半导体元件的数目在本公开中不受限，且可基于需求和设计布局来指定。

在一些实施例中，通过导电元件170、导电元件180或导电元件190和/或其它额外连接件，封装结构P1到封装结构P3可进一步安装有(半导体)电路衬底(例如，具有嵌入于其中的电路结构的有机衬底，例如印刷电路板(printed circuit board；PCB))、中介体(interposer)、额外封装、芯片/管芯或其它电子器件，以形成堆叠封装结构(stackedpackage structure)，本公开不限于此。为了说明，提供如下实例，但本公开不限于此。

图18是根据本公开的一些示范性实施例的封装结构的示意性横截面视图。与先前所描述的元件类似或实质上相同的元件将使用相同附图标号，且相同元件的某些细节或描述(例如，材料、形成工艺、定位配置等)将不在本文中重复。参考图18，在一些实施例中，设置衬底500，其中图16中所描绘的封装结构P2接合在衬底500上以形成具有堆叠结构的封装结构。

在一些实施例中，衬底500包含多个接触垫510、多个接触垫520、多个金属化层530以及多个通孔(未绘示)。在一些实施例中，接触垫510和接触垫520分别分布在衬底500的两个相对侧上且被暴露出以供与稍后形成的元件/特征电连接。在一些实施例中，金属化层530和通孔嵌入于衬底500中且共同为衬底500提供布线功能，其中金属化层530和通孔电连接到接触垫510和接触垫520。也就是说，接触垫510中的至少一些通过金属化层530和通孔电连接到接触垫520中的一些。在一些实施例中，接触垫510和接触垫520可包含金属垫或金属合金垫。在一些实施例中，金属化层530和通孔的材料可与金属化层154的材料实质上相同或类似，且因此为简单起见不在本文中重复。

在一些实施例中，如图18中所绘示，图16中所描绘的封装结构P2通过物理地连接导电元件180和接触垫510安装到衬底500上以形成具有堆叠结构的封装结构，其中封装结构P2物理地连接和电连接到衬底500。封装结构P2的细节在图16中描述，且因此不在本文中重复。在一些实施例中，衬底500称为电路衬底，例如有机柔性衬底或印刷电路板。在这类实施例中，导电元件180是例如芯片连接件或BGA球。在一些实施例中，可应用底层填充物(underfill)(未绘示)以填充封装结构P2与衬底500之间的间隙，这增强封装结构P2与衬底500之间的接合强度；由此改善图18所描绘的封装结构的可靠性。

在一些实施例中，多个导电端子600分别形成于衬底500上。如图18中所绘示，例如，导电端子600连接到衬底500的接触垫520。换句话说，导电端子600通过接触垫520电连接到衬底500。通过接触垫510和接触垫520，导电端子600中的一些导电端子600电连接到封装结构P2(例如，包含于其中的半导体管芯130)。在一些实施例中，导电端子600是例如焊料球或BGA球。在一些实施例中，封装结构P2通过倒装芯片接合(flip chip bonding)经由物理地连接导电端子180和衬底500的接触垫510接合到衬底500。然而，本公开不限于此；在替代性实施例中，可省略导电端子600。

图19是根据本公开的一些示范性实施例的封装结构的示意性横截面视图。与先前所描述的元件类似或实质上相同的元件将使用相同附图标号，且相同元件的某些细节或描述(例如，材料、形成工艺、定位配置等)将不在本文中重复。参考图19，在一些实施例中，设置电路元件200，其中图16中所描绘的封装结构P2接合在安装到衬底500的电路元件200上，以形成具有堆叠结构的封装结构。封装结构P2的细节在图16中描述，且衬底500的细节在图18中描述，且因此不在本文中重复。在一些实施例中，电路元件200包含核心部分210、多个通孔220、重布线电路结构230、重布线电路结构240、多个接合垫254a、多个接合垫254b、焊料掩模层252a以及焊料掩模层252b。

在一些实施例中，核心部分210可包含块状硅衬底，例如单晶硅的块状衬底、掺杂硅衬底、未经掺杂硅衬底或SOI衬底，其中掺杂硅衬底的掺杂剂可以是N型掺杂剂、P型掺杂剂或其组合。在一些实施例中，通孔220是穿透核心部分210的硅穿孔。在本公开中，电路元件200称为中介体(参见图19)。

在一些实施例中，重布线电路结构230和重布线电路结构240分别设置在核心部分210的两个相对侧上，如图19中所绘示。在一些实施例中，重布线电路结构230和/或重布线电路结构240电连接到穿透核心部分210的通孔220。如图19中所绘示，在一些实施例中，嵌入有通孔220的核心部分210位于重布线电路结构230与重布线电路结构240之间。通过通孔220，重布线电路结构230与重布线电路结构240彼此电连接。

在一些实施例中，重布线电路结构230包含交替依序形成一个或多个介电层232和一个或多个金属化层234，其中一个金属化层234夹置在两个介电层232之间。如图19中所绘示，金属化层234的最顶部层的顶部表面的多个部分分别被形成于介电层232的最顶部层中的多个开口暴露以与其它导电特征连接，且金属化层234的最底部层的底部表面的多个部分分别被形成于介电层232的最底部层中的多个开口暴露以与通孔220连接。包含于重布线电路结构230中的金属化层和介电层的数目不限于此，且可基于需求来指定和选择。

在一些实施例中，重布线电路结构240包含交替依序形成一个或多个介电层242和一个或多个金属化层244，其中一个金属化层244夹置在两个介电层242之间。如图19中所绘示，金属化层244的最顶部层的顶部表面的多个部分分别被形成于介电层242的最顶部层中的多个开口暴露以与通孔220连接，且金属化层244的最底部层的底部表面的多个部分分别被形成于介电层242的最底部层中的多个开口暴露以与其它导电特征连接。包含于重布线电路结构240中的金属化层和介电层的数目不限于此，且可基于需求来指定和选择。

在某些实施例中，介电层232和介电层242的材料可以是PI、PBO、BCB、例如氮化硅的氮化物、例如氧化硅的氧化物、PSG、BSG、BPSG其组合或类似物，其可使用光刻和/或刻蚀工艺来图案化。在一些实施例中，介电层232和介电层242通过合适的制造技术形成，例如旋涂式涂布法、CVD、PECVD或类似物。本公开不限于此。在一个实施例中，介电层232与介电层242的材料可相同。在替代性实施例中，介电层232与介电层242的材料可能不同。

在某些实施例中，金属化层234和金属化层244的材料可由通过电镀或沉积形成的导电材料制成，例如铝、钛、铜、镍、钨和/或其合金，其可使用光刻和刻蚀工艺来图案化。在一些实施例中，金属化层234和金属化层244可以是图案化铜层或其它合适的图案化金属层。在一个实施例中，金属化层234与金属化层244的材料可相同。在替代性实施例中，金属化层234与金属化层244的材料可能不同。

在一些实施例中，接合垫254a设置在重布线电路结构230的表面上，且物理地连接到金属化层234的最顶部层的顶部表面的被形成于介电层232的最顶部层中的开口暴露的部分，其中接合垫254a通过焊料掩模层252a彼此物理地分离，焊料掩模层252a形成于重布线电路结构230的具有设置于其上的接合垫254a的表面上。通过重布线电路结构230，接合垫254a电连接到嵌入于核心部分210中的通孔220。

在一些实施例中，接合垫254b设置在重布线电路结构240的表面上，且物理地连接到金属化层244的最底部层的底部表面的被形成于介电层242的最底部层中的开口暴露的部分，其中接合垫254b通过焊料掩模层252b彼此物理地分离，焊料掩模层252b形成于重布线电路结构240的具有设置于其上的接合垫254b的表面上。通过重布线电路结构240，接合垫254b电连接到嵌入于核心部分210中的通孔220。

如图19中所绘示，例如，接合垫254a电连接到重布线电路结构230且接合垫254b电连接到重布线电路结构240。在一些实施例中，接合垫254a和接合垫254b可包含凸块下金属(under bump metallurgy；UBM)图案，然而本公开不限于此。如图19中所绘示，例如，接合垫254a与接合垫254b通过通孔220、重布线电路结构230以及重布线电路结构240彼此电连接。

在替代性实施例中，可从电路元件200省略重布线电路结构230和重布线电路结构240(一个或两个)，本公开不限于此。也就是说，例如，电路元件200可包含核心部分210、多个通孔220、多个接合垫254a、多个接合垫254b、焊料掩模层252a以及焊料掩模层252b，其中接合垫254a与接合垫254b通过通孔220彼此电连接。

在一些实施例中，多个导电端子400分别形成于接合垫254b上。如图19中所绘示，例如，导电端子400物理地连接到接合垫254b。换句话说，导电端子400通过接合垫254b电连接到电路元件200。通过接合垫254b，导电端子400中的一些电连接到接合垫254a中的一些。在一些实施例中，导电端子400是例如芯片连接件或BGA球。

继续图19，在一些实施例中，封装结构P2通过使导电元件180与电路元件200的接合垫254a连接来物理地连接到电路元件200，且电路元件200通过使导电端子400与衬底500的接触垫510连接来物理地连接到衬底500。换句话说，封装结构P2通过导电元件180和接合垫254a电连接到电路元件200，电路元件200通过导电端子400和接触垫510电连接到衬底500，使得封装结构P2通过导电元件180、接合垫254a、导电端子400以及接触垫510电连接到衬底500。在这类实施例中，导电元件180是例如微凸块，而导电端子400是芯片连接件且导电端子600是焊料球或BGA球。在某些实施例中，图19中所描绘的封装结构可通过衬底上晶片上芯片(chip on wafer on substrate；CoWoS)封装工艺形成。

在一些实施例中，底层填充物UF1最佳地形成于电路元件200上。如图19中所绘示，例如，底层填充物UF1至少填充封装结构P2与电路元件200之间的间隙，且包裹导电元件180的侧壁。在一些替代实施例中，封装结构P2的侧壁可进一步由底层填充物UF1覆盖，本公开不限于此。举例来说，底层填充物UF1可以是任何可接受的材料，例如聚合物、环氧树脂、模塑底层填充物或类似物。在一个实施例中，底层填充物UF1可通过底层填充分配(underfilldispensing)或任何其它合适的方法形成。由于底层填充物UF1，封装结构P2与电路元件200之间的接合强度增强了，由此改善图19所描绘的封装结构的可靠性。

图20是根据本公开的一些示范性实施例的封装结构的示意性横截面视图。与先前所描述的元件类似或实质上相同的元件将使用相同附图标号，且相同元件的某些细节或描述(例如，材料、形成工艺、定位配置等)将不在本文中重复。参考图20，在一些实施例中，提供封装体800且将所述封装体800接合到图16中所描绘的封装结构P2以形成具有堆叠结构的封装结构。封装结构P2的细节在图16中描述，且因此不在本文中重复。在一些实施例中，封装体800具有衬底810、半导体管芯820a和半导体管芯820b、多个接合线830a和多个接合线830b、多个导电垫840、多个导电垫850、绝缘密封体860以及多个焊接焊料球(joiningsolder balls)(未绘示)。

如图20中所绘示，例如，提供半导体管芯820a和半导体管芯820b，半导体管芯820a具有设置于其上的连接膜DA4和半导体管芯820b具有设置于其上的连接膜DA5，且所述半导体管芯820a、820b设置在衬底810上。在一些实施例中，连接膜DA4位于半导体管芯820a与衬底810之间，且连接膜DA5位于半导体管芯820a与半导体管芯820b之间。在一些实施例中，由于分别设置于半导体管芯820a与衬底810之间和半导体管芯820a与半导体管芯820b之间的连接膜DA4和连接膜DA5，半导体管芯820a、820b稳定地粘着到衬底810。在一些实施例中，连接膜DA4、DA5可以是例如管芯贴合膜、由粘着剂或环氧树脂制成的层，或类似物。

举例来说，半导体管芯820a和半导体管芯820b安装在衬底810的一个表面(例如，表面S1)上。在一些实施例中，半导体管芯820a和半导体管芯820b可以是逻辑芯片(例如，中央处理单元、微控制器等)、存储器芯片(例如，动态随机存取存储器(dynamic randomaccess memory；DRAM)芯片、静态随机存取存储器(static random access memory；SRAM)芯片等)、功率管理芯片(例如，功率管理集成电路(power management integratedcircuit；PMIC)芯片)、射频(radio frequency；RF)芯片、传感器芯片、信号处理芯片(例如，数字信号处理(digital signal processing；DSP)芯片)、前端芯片(例如，模拟前端(analog front-end；AFE)芯片、类似物或其组合)。举例来说，半导体管芯820a和半导体管芯820b是DRAM芯片，如图20中所绘示。在一个实施例中，半导体管芯820a和半导体管芯820b可相同。然而，本公开不限于此；在替代性实施例中，半导体管芯820a和半导体管芯820b可彼此不同。

在一些实施例中，接合线830a和接合线830b分别用以提供半导体管芯820a、820b与位于衬底810的表面S1上的导电垫840(例如接合垫)中的一些导电垫840之间的电连接。由于接合线830a和接合线830b，半导体管芯820a和半导体管芯820b电连接到衬底810。

在一些实施例中，绝缘密封体860形成于衬底810的表面S1上以密封半导体管芯820a、半导体管芯820b、接合线830a、接合线830b以及导电垫840以保护这些组件。在一些实施例中，绝缘密封体860的材料与绝缘密封体140/绝缘密封体140'相同，且因此不在本文中重复。在一个实施例中，绝缘密封体860的材料不同于绝缘密封体140/绝缘密封体140'，本公开不限于此。

在一些实施例中，嵌入于衬底810中的内连线(未绘示)或绝缘体穿孔(未绘示)可用以提供导电垫840与定位于衬底810的另一表面(例如，与表面S1相对的表面S2)上的导电垫850(例如接合垫)之间的电连接。在某些实施例中，除了通过导电垫840中的一些导电垫840和接合线830a、830b之外，导电垫850中的一些导电垫850还通过这些绝缘体通孔或内连线(未绘示)电连接到半导体管芯820a和半导体管芯820b。

在一些实施例中，封装体800的导电垫850物理地连接到封装结构P2的导电元件180，且封装体800电连接到封装结构P2。在一些实施例中，重布线电路结构150通过导电元件180和导电垫850电连接到封装体800的衬底810。在一些实施例中，半导体管芯820a、半导体管芯820b电连通到封装结构P2的半导体管芯130。

此外，如图20中所绘示，例如，底层填充物UF2填充导电元件180与衬底810之间的间隙。在一个实施例中，底层填充物UF2的形成和材料可与图19中所描述的底层填充物UF1的材料的形成相同或类似，本公开不限于此。由于底层填充物UF2，封装结构P2与封装体800之间的接合强度增强了，由此改善图20所描绘的封装结构的可靠性。

另外，封装结构P2可由图15中所描绘的封装结构P1或图17中所描绘的封装结构P3代替，本公开不限于此。

根据一些实施例，一种封装结构包含半导体管芯和重布线电路结构。所述重布线电路结构设置在所述半导体管芯上且电连接到所述半导体管芯，且包含金属化层和设置在所述金属化层上的介电层。所述金属化层具有多个导电图案，其中所述多个导电图案中的每一个包含多个晶粒，所述多个晶粒各自呈柱形且包含多个第一带状结构，所述多个第一带状结构具有在(220)晶格平面上定向的多个铜原子。

在一些实施例中，在所述封装结构中，其中所述多个晶粒各自进一步包括多个第二带状结构，所述多个第二带状结构具有在(111)晶格平面上定向的多个铜原子。在一些实施例中，在所述封装结构中，其中在所述多个晶粒中的每一个中，所述多个第一带状结构沿所述半导体管芯与所述重布线电路结构的堆叠方向堆叠在所述多个第二带状结构上，且其中彼此相邻的所述多个晶粒彼此物理地接触。在一些实施例中，在所述封装结构中，其中所述多个第一带状结构中的每一个具有第一宽度和小于所述第一宽度的第一高度，且所述多个第二带状结构中的每一个具有第二宽度和小于所述第二宽度的第二高度，其中沿垂直于所述堆叠方向的方向测量所述第一宽度和所述第二宽度，沿所述堆叠方向测量所述第一高度和所述第二高度。在一些实施例中，在所述封装结构中，其中所述多个第一带状结构的数目与所述多个第二带状结构的数目的比率是约小于或实质上等于0.4且约小于1.0。在一些实施例中，在所述封装结构中，其中所述重布线电路结构进一步包括：第一金属晶种层；以及第二金属晶种层，沿所述半导体管芯与所述重布线电路结构的堆叠方向堆叠在所述第一金属晶种层上，其中所述第一金属晶种层位于所述半导体管芯与所述第二金属晶种层之间，且所述第二金属晶种层位于所述第一金属晶种层与所述金属化层之间。在一些实施例中，在所述封装结构中，其中沿所述堆叠方向，所述第一金属晶种层的第一厚度小于或实质上等于所述第二金属晶种层的第二厚度。在一些实施例中，在所述封装结构中，其中沿垂直于所述半导体管芯与所述重布线电路结构的堆叠方向的方向，所述多个晶粒的晶粒尺寸约在0.1微米到1.5微米范围内。在一些实施例中，所述封装结构进一步包括：绝缘密封体，密封所述半导体管芯且位于所述重布线电路结构上；以及多个第一导电端子，位于所述重布线电路结构上且连接到所述重布线电路结构，其中所述重布线电路结构位于所述绝缘密封体与所述多个第一导电端子之间。在一些实施例中，所述封装结构进一步包括：多个穿孔，穿透所述绝缘密封体且布置在所述半导体管芯旁边，所述多个穿孔通过所述重布线电路结构电连接到所述半导体管芯；以及多个第二导电端子，位于所述多个穿孔上且连接到所述多个穿孔，其中所述绝缘密封体位于所述重布线电路结构与所述多个第二导电端子之间。

根据一些实施例，一种电路结构包含铜导电层和介电层。铜导电层包含多个通孔图案和多个布线图案，其中所述多个通孔图案和所述多个布线图案中的每一个包含多个铜晶粒，所述多个铜晶粒各自包含多个第一带状结构和多个第二带状结构，所述多个第一带状结构具有在(220)晶格平面上定向的多个铜原子，所述多个第二带状结构具有在(111)晶格平面上定向的多个铜原子，其中所述多个第一带状结构的数目与所述多个第二带状结构的数目的比率是约小于或实质上等于0.4且约小于1.0。所述介电层设置在所述铜导电层上且与所述多个通孔图案和所述多个布线图案至少部分地交叠。

在一些实施例中，在所述电路结构中，其中在所述多个铜晶粒中的每一个中，所述多个第一带状结构与所述多个第二带状结构沿所述铜导电层与所述介电层的堆叠方向呈柱状形式彼此随机堆叠，且其中彼此相邻的所述多个铜晶粒彼此物理地接触。在一些实施例中，在所述电路结构中，其中所述多个第一带状结构中的每一个具有第一宽度和小于所述第一宽度的第一高度，且所述多个第二带状结构中的每一个具有第二宽度和小于所述第二宽度的第二高度，其中沿垂直于所述堆叠方向的方向测量所述第一宽度和所述第二宽度，沿所述堆叠方向测量所述第一高度和所述第二高度。在一些实施例中，在所述电路结构中，其中所述多个第一带状结构的数目与所述多个第二带状结构的数目的比率是约小于或实质上等于0.4且约小于1.0。在一些实施例中，所述电路结构进一步包括：晶种层，电耦合到所述铜导电层，且所述晶种层包括：第一金属晶种层；以及第二金属晶种层，夹置在所述第一金属晶种层与所述铜导电层之间，其中所述铜导电层位于所述第二金属晶种层与所述介电层之间，其中沿所述第一金属晶种层、所述第二金属晶种层以及所述铜导电层的堆叠方向，所述第一金属晶种层的第一厚度小于或实质上等于所述第二金属晶种层的第二厚度，且其中如沿所述堆叠方向所测量，所述晶种层的厚度约在0.1千埃到12千埃范围内。

根据一些实施例，一种封装结构的制造方法包含以下步骤：提供至少一个半导体管芯；在绝缘密封体中密封所述至少一个半导体管芯；在所述至少一个半导体管芯上形成重布线电路结构，其中所述重布线电路结构电连接到所述至少一个半导体管芯，且形成所述重布线电路结构包括：形成具有由包括多个铜晶粒的柱状结构构成的多个导电图案的金属化层，所述多个铜晶粒中的每一个包括多个第一带状结构，所述多个第一带状结构具有在(220)晶格平面上定向的多个铜原子；以及沉积至少部分地覆盖所述金属化层的介电层；以及在所述重布线电路结构上设置多个第一导电端子。

在一些实施例中，在所述制造封装结构的方法中，其中在形成所述金属化层的步骤中，所述多个铜晶粒各自形成为进一步包括多个第二带状结构，所述多个第二带状结构具有在(111)晶格平面上定向的多个铜原子，其中所述多个第一带状结构的数目与所述多个第二带状结构的数目的比率是约小于或实质上等于0.4且约小于1.0。在一些实施例中，在所述制造封装结构的方法中，，其中在形成所述金属化层之前，所述方法进一步包括：在所述绝缘密封体上形成第一金属晶种层；以及在所述第一金属晶种层上形成第二金属晶种层，其中所述第二金属晶种层位于所述第一金属晶种层与所述金属化层之间，且所述第一金属晶种层的第一厚度小于或实质上等于所述第二金属晶种层的第二厚度。在一些实施例中，在所述制造封装结构的方法中，其中形成所述金属化层包括用镀覆溶液进行电镀工艺，所述镀覆溶液包括：电解质；以及添加剂，包括由以下化学式表示的化合物：其中：R1和R2独立地选自由经取代或未经取代的芳族基和经取代或未经取代的异芳族基组成的族群，且n是5到250的整数。在一些实施例中，在所述制造封装结构的方法中，在密封所述至少一个半导体管芯之前，进一步包括：形成布置在所述至少一个半导体管芯旁边的多个穿孔，其中所述多个穿孔通过所述重布线电路结构电连接到所述至少一个半导体管芯，其中密封所述至少一个半导体管芯进一步包括在所述绝缘密封体中密封所述多个穿孔。

前文概述若干实施例的特征以使得本领域的技术人员可更好地理解本公开的各方面。本领域的技术人员应了解，其可易于使用本公开作为设计或修改用于进行本文中所介绍的实施例的相同目的和/或获得相同优势的其它工艺和结构的基础。本领域的技术人员还应认识到，这种等效构造并不脱离本公开的精神和范围，且本领域的技术人员可在不脱离本公开的精神和范围的情况下在本文中进行各种改变、替代以及更改。