阅读说明：本技术 半导体装置及制造方法 (Semiconductor device and method of manufacturing the same ) 是由 加藤由晴 白川彻 于 2019-05-28 设计创作，主要内容包括：本发明提供具有势垒金属且阈值电压的偏差小的半导体装置及制造方法。所述半导体装置具备：半导体基板；层间绝缘膜,其配置于半导体基板的上表面；钛层,其设置于层间绝缘膜上；以及氮化钛层,其设置于钛层上,在层间绝缘膜设置有使半导体基板的上表面的一部分露出的开口,钛层和氮化钛层还设置于开口内,与半导体基板接触而配置在开口的底部的钛层全部进行了钛硅化。(The invention provides a semiconductor device having a barrier metal and having a small variation in threshold voltage and a method of manufacturing the same. The semiconductor device includes: a semiconductor substrate; an interlayer insulating film disposed on an upper surface of the semiconductor substrate; a titanium layer provided on the interlayer insulating film; and a titanium nitride layer provided on the titanium layer, wherein the interlayer insulating film is provided with an opening for exposing a part of the upper surface of the semiconductor substrate, the titanium layer and the titanium nitride layer are further provided in the opening, and all of the titanium layers disposed in the bottom of the opening in contact with the semiconductor substrate are titanium-silicided.)

半导体装置及制造方法

技术领域

本发明涉及半导体装置及制造方法。

背景技术

以往，已知在设置有绝缘栅双极型晶体管(IGBT)等晶体管的半导体装置中，具备层叠钛层和氮化钛层等而成的势垒金属的构成(例如，参照专利文献1-4)。

专利文献1：日本特开2016-225512号公报

专利文献2：日本特开2000-195819号公报

专利文献3：日本专利第5672719号

专利文献4：日本特开平6-97111号公报

发明内容

技术问题

在半导体基板内形成的缺陷可以通过向半导体基板内注入氢离子而恢复。但是，由于钛层阻碍氢的通过，所以如果设置势垒金属，则有时无法充分恢复半导体基板内的缺陷。

技术方案

为了解决上述课题，在本发明的第1方式中，提供一种具备半导体基板的半导体装置。半导体装置可以具备配置于半导体基板的上表面的层间绝缘膜。半导体装置可以具备设置于层间绝缘膜上的钛层。半导体装置可以具备设置于钛层上的氮化钛层。在层间绝缘膜可以设置有使半导体基板的上表面的一部分露出的开口。钛层和氮化钛层也可以设置于开口内。与半导体基板接触而配置在开口的底部的钛层可以全部进行了钛硅化。

半导体装置可以具备在开口内设置于氮化钛层上的钨插塞。

在开口以外的区域设置于层间绝缘膜上的钛层可以是不含有经钛硅化的部分的钛层。

在开口以外的区域设置于层间绝缘膜上的钛层的厚度可以为30nm以上且45nm以下。

开口处的层间绝缘膜的侧壁的至少一部分可以具有向上方凸的曲面形状。

半导体基板可以具有从半导体基板的上表面设置到半导体基板的内部且沿预先确定的排列方向并排地设置于半导体基板的上表面的多个沟槽部。半导体基板可以具有在排列方向上被2个沟槽部所夹的台面部。层间绝缘膜可以以覆盖至少一部分沟槽部的上端的方式设置。开口可以以至少使一部分台面部的上表面露出的方式设置。至少在台面部的排列方向上的两端的上方，层间绝缘膜的侧壁可以具有曲面形状。

半导体装置可以具备设置于氮化钛层上和钨插塞上且未被钛硅化的第2钛层。

在本发明的第2方式中，提供一种半导体装置的制造方法。制造方法可以包括在半导体基板的上表面形成层间绝缘膜的绝缘膜形成步骤。制造方法可以包括在层间绝缘膜形成开口，使半导体基板的上表面的一部分露出的开口形成步骤。制造方法可以包括在层间绝缘膜上和开口内形成钛层的钛层形成步骤。制造方法可以包括在钛层上形成氮化钛层的氮化钛层形成步骤。制造方法可以包括使与半导体基板接触而配置在开口的底部的钛层全部进行钛硅化的钛硅化步骤。

在钛硅化步骤中，可以在700℃以上的条件下对上述半导体基板进行退火。

在钛层形成步骤中，可以形成30nm以上且45nm以下的钛层。

制造方法可以包括在开口内的氮化钛层上形成钨插塞的钨插塞形成步骤。钛硅化步骤中对半导体基板进行退火的温度可以比钨插塞形成步骤中将钨成膜的温度高。

制造方法在钛层形成步骤之前可以包括在含有氢的气氛中对半导体基板进行退火的氢退火步骤。钛硅化步骤中对半导体基板进行退火的温度可以比氢退火步骤中的退火温度高。

应予说明，上述的发明内容未列举本发明的所有必要特征。另外，这些特征群的子组合也另外能够成为发明。

附图说明

图1是表示本发明的一个实施方式的半导体装置100的上表面的结构的图。

图2是放大了图1中的区域130的附近的图。

图3是表示图2中的a-a截面的一个例子的图。

图4是表示势垒金属110的结构的一个例子的截面图。

图5是表示接触孔54的形状的另一例的图。

图6是表示势垒金属110的另一结构例的图。

图7是表示半导体装置100的制造方法中的一部分工序的图。

图8是表示钛硅化步骤S610中的退火温度与半导体装置100的阈值电压Vth的偏差(3σ)之间的关系的图。

图9是表示钛层114的厚度T1与阈值电压Vth的偏差之间的关系的图。

符号说明

10···半导体基板，11···阱区，12···发射区，14···基区，15···接触区，16···蓄积区，18···漂移区，20···缓冲区，21···上表面，22···集电区，23···下表面，24···集电极，25···连接部，30···虚设沟槽部，32···虚设绝缘膜，34···虚设导电部，38···层间绝缘膜，39···上方位置，40···栅极沟槽部，42···栅极绝缘膜，44···栅极导电部，48···栅极浇道，49···接触孔，50···栅极金属层，52···发射极，53···侧壁，54···接触孔，55···底部，56···接触孔，60···台面部，61···两端，70···晶体管部，80···二极管部，82···阴极区，90···边缘终端结构部，92···保护环，100···半导体装置，102···有源区，104···栅极焊盘，106···发射极焊盘，110···势垒金属，112···氮化钛层，114···钛层，115···第2钛层，116···钛硅化物层，120···钨插塞，130···区域，140···外周端。

具体实施方式

以下，通过发明的实施方式说明本发明，但以下的实施方式并非限定权利要求的发明。另外，实施方式中说明的特征的所有组合并不一定是发明的解决方案所必须的。

在本说明书中，将与半导体基板的深度方向平行的方向上的一侧称为“上”，将另一侧称为“下”。将基板、层或其他部件的2个主面中的一个面称为上表面，将另一面称为下表面。“上”、“下”的方向不限于重力方向或者在半导体装置的贴装时的向基板等的安装方向。

在本说明书中，有时使用X轴、Y轴和Z轴的正交坐标轴说明技术事项。在本说明书中，将与半导体基板的上表面平行的面作为XY面，将与半导体基板的上表面垂直的深度方向作为Z轴。

在各实施例中，示出了将半导体基板内的各区域的导电型设为N型或P型的例子，但是各个区域的导电型可以为相反的导电型。另外，在本说明书中记载为P+型(或N+型)的情况下，是指掺杂浓度比P型(或N型)高，在记载为P-型(或N-型)的情况下，是指掺杂浓度比P型(或N型)低。

在本说明书中，掺杂浓度是指施主化或受主化的杂质的浓度。在本说明书中，有时将施主与受主的浓度差作为掺杂浓度。另外，有时将掺杂区域中的掺杂浓度分布的峰值作为该掺杂区域中的掺杂浓度。

图1是表示本发明的一个实施方式的半导体装置100的上表面的结构的图。半导体装置100具备半导体基板10。本例的半导体基板10为硅基板，但是只要是通过氢离子恢复损伤的基板，也可以为其他材料的基板。在半导体基板10的内部存在因施主离子或受主离子的注入而引起的结晶缺陷等损伤。

在本说明书中，将俯视时的半导体基板10的外周的端部作为外周端140。俯视是指从半导体基板10的上表面侧与Z轴平行地进行观察的情况。本例的半导体装置100具备有源区102和边缘终端结构部90。有源区102是在将半导体装置100控制为导通状态时在半导体基板10的上表面与下表面之间有主电流流通的区域。换言之，是在从半导体基板10的上表面朝向下表面，或者从下表面朝向上表面，沿深度方向在半导体基板10的内部有电流流通的区域。

在有源区102设置有晶体管部70。如图1所示，还可以在有源区102进一步设置有二极管部80。晶体管部70包括IGBT等晶体管。二极管部80包括续流二极管(FWD)等二极管。晶体管部70和二极管部80在预先确定的排列方向上交替地配置于半导体基板10的上表面。排列方向是图1中的X轴方向。

在各个二极管部80，在与半导体基板10的下表面接触的区域设置有N+型的阴极区。图1中由实线表示的二极管部80是在半导体基板10的下表面设置有阴极区的区域。在本例的半导体装置100中，与半导体基板的下表面接触的区域中的阴极区以外的区域为P+型的集电区。

边缘终端结构部90在半导体基板10的上表面设置于有源区102与半导体基板10的外周端140之间。边缘终端结构部90可以以包围有源区102的方式环状地配置于半导体基板10的上表面。本例的边缘终端结构部90沿着半导体基板10的外周端140配置。边缘终端结构部90缓和半导体基板10的上表面侧的电场集中。边缘终端结构部90例如具有保护环、场板、降低表面场结构和组合了它们而成的结构。

在半导体基板10的上表面，在边缘终端结构部90与有源区102之间设置有栅极金属层50。在栅极金属层50与半导体基板10之间设置有层间绝缘膜，但是在图1中进行省略。

在俯视半导体基板10时，栅极金属层50可以以包围有源区102的方式设置。栅极金属层50与设置于有源区102外的栅极焊盘104电连接。栅极焊盘104可以配置在栅极金属层50与有源区102之间。在栅极金属层50与有源区102之间可以设置有与发射极电连接的发射极焊盘106等1个以上的焊盘。

栅极金属层50可以由铝或铝-硅合金形成。栅极金属层50与晶体管部70电连接，向晶体管部70供给栅极电压。

半导体装置100可以具备栅极浇道48。栅极浇道48与栅极金属层50电连接，且延伸到有源区102的上方。至少一个栅极浇道48可以以在X轴方向上横跨有源区102的方式设置。栅极浇道48向晶体管部70供给栅极电压。栅极浇道48可以由掺杂了杂质的多晶硅等半导体材料形成，也可以由金属形成。栅极浇道48设置于半导体基板10的上方或内部，半导体基板10与栅极浇道48被绝缘膜绝缘。

图2是放大了图1中的区域130的附近的图。本例的半导体装置100具备设置于半导体基板10的内部且在半导体基板10的上表面露出的保护环92、栅极沟槽部40、虚设沟槽部30、P+型的阱区11、N+型的发射区12、P-型的基区14和P+型的接触区15。在本说明书中，有时将栅极沟槽部40或虚设沟槽部30简称为沟槽部。另外，本例的半导体装置100具备设置于半导体基板10的上表面的上方的发射极52和栅极金属层50。发射极52和栅极金属层50以彼此分离的方式设置。

在栅极金属层50的外侧(Y轴方向正侧)配置有边缘终端结构部90。边缘终端结构部90如上所述可以具有1个以上的保护环92。保护环92是设置于半导体基板10的内部的P型的区域。保护环92在栅极金属层50的外侧以包围有源区102的方式设置成环状。

在发射极52和栅极金属层50与半导体基板10的上表面之间设置有层间绝缘膜，但是在图2中进行省略。在本例的层间绝缘膜，接触孔56、接触孔49和接触孔54以贯穿该层间绝缘膜的方式设置。

发射极52通过接触孔54而与半导体基板10的上表面的发射区12、接触区15和基区14接触。另外，发射极52通过接触孔56而与虚设沟槽部30内的虚设导电部连接。在发射极52与虚设导电部之间可以设置有由掺杂了杂质的多晶硅等具有导电性的材料形成的连接部25。在连接部25与半导体基板10的上表面之间形成有氧化膜等绝缘膜。

栅极金属层50通过接触孔49而与栅极浇道48接触。应予说明，在图1中，省略了区域130中的栅极浇道48。在有源区102的端部，可以不介由栅极浇道48地将栅极金属层50与栅极沟槽部40连接。

栅极浇道48由掺杂了杂质的多晶硅等形成。栅极浇道48在半导体基板10的上表面与栅极沟槽部40内的栅极导电部连接。栅极浇道48与虚设沟槽部30内的虚设导电部不连接。本例的栅极浇道48从接触孔49的下方设置到栅极沟槽部40的前端部。

在栅极浇道48与半导体基板10的上表面之间设置有氧化膜等绝缘膜。在栅极沟槽部40的前端部，栅极导电部在半导体基板10的上表面露出。在栅极导电部的上方的绝缘膜，设置有将栅极导电部与栅极浇道48连接的接触孔。

发射极52由含有金属的材料形成。应予说明，在发射极52与半导体基板10之间设置有包含钛层和氮化钛层的势垒金属，但是在图2中进行省略。势垒金属可以设置于晶体管部70，也可以设置于晶体管部70和二极管部80。本例的势垒金属设置于配置有发射极52的整个区域。

1个以上的栅极沟槽部40和1个以上的虚设沟槽部30沿着预定的排列方向(在本例中，为X轴方向)以预定的间隔排列在半导体基板10的上表面。在本例的晶体管部70中，沿着排列方向交替地设置有1个以上的栅极沟槽部40和1个以上的虚设沟槽部30。虚设沟槽部30设置在栅极沟槽部40之间。在二极管部80中，多个虚设沟槽部30沿着X轴方向配置在半导体基板10的上表面。

发射极52设置于栅极沟槽部40、虚设沟槽部30、阱区11、发射区12、基区14和接触区15的上方。阱区11的扩散深度可以比栅极沟槽部40和虚设沟槽部30的深度深。

在晶体管部70和二极管部80分别设置有1个以上的被各沟槽部所夹的台面部60。台面部60是指在被沟槽部所夹的半导体基板10的区域中比沟槽部的最深的底部靠近上表面侧的区域。

在被各沟槽部所夹的台面部60设置有基区14。基区14是掺杂浓度比阱区11低的第2导电型(P-型)。

在台面部60的基区14的上表面设置有掺杂浓度比基区14高的第2导电型的接触区15。在半导体基板10的上表面，基区14在阱区11与接触区15之间露出。

在晶体管部70中，掺杂浓度比设置于半导体基板10的内部的漂移区高的第1导电型的发射区12选择性地设置在台面部60的上表面。

在本例的晶体管部70的台面部60中，沿着Y轴方向交替地配置有接触区15和发射区12。接触区15和发射区12分别从邻接的一个沟槽部设置到另一个沟槽部。在另一例中，接触区15和发射区12可以分别沿着Y轴方向被设置成条纹状。此时，在台面部60中，可以在与沟槽部接触的X轴方向的两端配置有发射区12，在被2个发射区12所夹的台面部60的X轴方向的中央配置有接触区15。

在晶体管部70的台面部60中的设置于与二极管部80的边界的1个以上的台面部60，设置有面积比其他台面部60的接触区15大的接触区15。

在二极管部80的台面部60的上表面配置有基区14。但是，可以在该台面部60选择性地设置有接触区15。

在本例的各台面部60中，接触孔54设置于接触区15、发射区12和基区14的各区域的上方。本例的接触孔54未设置在与阱区11相对应的区域。

在二极管部80中，在与半导体基板10的下表面接触的区域设置有N+型的阴极区82。在图2中，用虚线表示设置有阴极区82的区域。在与半导体基板10的下表面接触的区域中的未设置阴极区82的区域可以设置P+型的集电区。

图3是表示图2中的a-a截面的一个例子的图。a-a截面是在晶体管部70中穿过发射区12的XZ截面。

本例的半导体装置100在该截面具有半导体基板10、层间绝缘膜38、势垒金属110、发射极52和集电极24。层间绝缘膜38以覆盖半导体基板10的上表面21的至少一部分的方式设置。层间绝缘膜38可以设置于整个上表面21。层间绝缘膜38可以是PSG、BPSG等硅酸盐玻璃，也可以是氧化膜或氮化膜等。

在层间绝缘膜38设置有接触孔54等开口。半导体基板10的上表面21通过接触孔54露出。接触孔54可以配置于台面部60的X轴方向上的中央。接触孔54在X轴方向上与沟槽部分离地配置。

势垒金属110设置于层间绝缘膜38上。势垒金属110还设置于接触孔54的内部，与通过接触孔54露出的半导体基板10的上表面21接触。势垒金属110跨2个以上的接触孔54而连续地设置。本例的势垒金属110配置于设置有发射极52的整个区域。

发射极52设置于势垒金属110上。发射极52还可以设置于接触孔54的内部。在本例中，在接触孔54的内部的势垒金属110上设置有钨插塞120。本例的钨插塞120未设置在接触孔54以外的区域。发射极52还设置在钨插塞120上。通过设置钨插塞120，从而即使在接触孔54的宽度变得微细的情况下，也能够容易地获得发射极52与半导体基板10的电连接。

在发射极52、栅极焊盘104和发射极焊盘106的外周端上方、以及边缘终端结构部90上方形成聚酰亚胺等保护膜。另外，半导体装置100有时在配置于封装内且被密封凝胶覆盖的状态或被进行了树脂模塑的状态下使用。此时，发射极52与硅凝胶等密封凝胶或环氧系树脂等模塑树脂接触。如果发射极52产生缺陷等，则有时来自密封凝胶或模塑树脂的树脂离子通过发射极52而到达栅极绝缘膜。如果树脂离子被捕获到栅极绝缘膜，则半导体装置100的阈值电压会变化。通过将势垒金属设置于发射极52的整个面，从而能够抑制树脂离子到达栅极绝缘膜。

然而，如果将势垒金属设置于整个面，则抑制氢离子的通过。在半导体基板10的内部，虽然存在由施主离子或受主离子的注入等形成的结晶缺陷等损伤，但是通过注入氢离子并进行退火而能够恢复损伤。因此，如果将势垒金属设置于整个面，则难以恢复半导体基板10的内部的损伤。在本例的半导体装置100中，通过势垒金属110具有图4等中后面描述的结构，使氢离子通过而使半导体基板10的损伤恢复。

集电极24设置于半导体基板10的下表面23。集电极24可以不与半导体基板10的下表面23整体接触。发射极52和集电极24由金属等导电材料形成。例如，发射极52和集电极24的至少一部分区域由铝或以铝为主成分的合金形成。作为以铝为主成分的合金，有铝-硅合金、铝-铜合金和铝-硅-铜合金等。在本说明书中，将连结发射极52与集电极24的方向称为深度方向(Z轴方向)。

在半导体基板10的上表面侧设置有P-型的基区14。在半导体基板10的内部，在基区14的下方配置有N-型的漂移区18。

在本例的晶体管部70的各台面部60，从半导体基板10的上表面侧起依次配置有N+型的发射区12、P-型的基区14和N+型的蓄积区16。蓄积区16的掺杂浓度比漂移区18高。在蓄积区16的下方设置漂移区18。通过在漂移区18与基区14之间设置比漂移区18高浓度的蓄积区16，从而能够提高载流子注入促进效果(IE效果，Injection-Enhancement effect)，降低晶体管部70中的导通电压。蓄积区16还可以设置于二极管部80的台面部60，也可以不设置于二极管部80的台面部60。

应予说明，在穿过晶体管部70的接触区15的XZ截面处，在晶体管部70的各台面部60设置有接触区15来代替发射区12。接触区15可以作为抑制闩锁的闩锁抑制层发挥功能。

在晶体管部70中，在与半导体基板10的下表面23邻接的区域设置有P+型的集电区22。在二极管部80中，在与半导体基板10的下表面23邻接的区域设置有N+型的阴极区82。

在本例的半导体基板10，在漂移区18与集电区22之间以及漂移区18与阴极区82之间设置有N+型的缓冲区20。缓冲区20的掺杂浓度比漂移区18的掺杂浓度高。缓冲区20可以作为场截止层发挥功能，该场截止层防止从基区14的下表面侧扩展的耗尽层到达P+型的集电区22和N+型的阴极区82。

在半导体基板10的上表面21侧设置有1个以上的栅极沟槽部40和1个以上的虚设沟槽部30。各沟槽部从半导体基板10的上表面21贯穿基区14而到达漂移区18。在设置有发射区12、接触区15和蓄积区16中的至少一个的区域中，各沟槽部还贯穿这些区域而到达漂移区18。沟槽部贯穿掺杂区域不限于以在形成掺杂区域之后形成沟槽部的顺序制造的结构。在形成沟槽部之后在沟槽部之间形成掺杂区域也包含于沟槽部贯穿掺杂区域的结构中。

栅极沟槽部40具有设置于半导体基板10的上表面侧的栅极沟槽、栅极绝缘膜42和栅极导电部44。栅极绝缘膜42以覆盖栅极沟槽的内壁的方式设置。栅极绝缘膜42可以通过将栅极沟槽的内壁的半导体氧化或氮化而形成。栅极导电部44在栅极沟槽的内部设置于比栅极绝缘膜42靠近内侧的位置。换言之，栅极绝缘膜42将栅极导电部44与半导体基板10绝缘。栅极导电部44由多晶硅等导电材料形成。

栅极导电部44包括在深度方向上隔着栅极绝缘膜42而至少与邻接的基区14对置的区域。该截面处的栅极沟槽部40在半导体基板10的上表面被层间绝缘膜38覆盖。如果对栅极导电部44施加预定的电压，则在基区14中的与栅极沟槽接触的界面的表层形成由电子的反转层形成的沟道。

虚设沟槽部30在该截面中可以具有与栅极沟槽部40相同的结构。虚设沟槽部30具有设置于半导体基板10的上表面21侧的虚设沟槽、虚设绝缘膜32和虚设导电部34。虚设绝缘膜32以覆盖虚设沟槽的内壁的方式设置。虚设绝缘膜32可以通过将虚设沟槽的内壁的半导体氧化或氮化而形成。虚设导电部34设置于虚设沟槽的内部，且设置于比虚设绝缘膜32靠近内侧的位置。虚设绝缘膜32将虚设导电部34与半导体基板10绝缘。虚设导电部34可以由与栅极导电部44相同的材料形成。例如虚设导电部34由多晶硅等导电材料形成。虚设导电部34在深度方向上可以具有与栅极导电部44相同的长度。该截面处的虚设沟槽部30在半导体基板10的上表面21被层间绝缘膜38覆盖。

图4是表示势垒金属110的结构的一个例子的截面图。势垒金属110具有钛层114和氮化钛层112。钛层114设置于层间绝缘膜38上。氮化钛层112设置于钛层114上。另外，钛层114和氮化钛层112还设置于接触孔54的内部。在接触孔54的内部，在氮化钛层112上设置有钨插塞120。

本例的接触孔54具有使半导体基板10的上表面21露出的底部55和从半导体基板10的上表面21起向上方延伸的侧壁53。钛层114沿着接触孔54的底部55和侧壁53设置。然而，与半导体基板10接触而配置在底部55的钛层114全部被钛硅化。在图4中，将钛硅化了的钛层114作为钛硅化物层116。钛硅化物是指由钛和硅构成的化合物，有TiSi和/或TiSi₂等，这些化合物可以单独存在，或者可以混合存在。

钛层114全部进行钛硅化是指在Z轴方向上，从与半导体基板10的上表面21接触的部分到与氮化钛层112接触的部分的整个区域被钛硅化。换言之，在该区域不存在未被钛硅化的钛。然而，在沿着侧壁53向上方延伸的钛层114中，从与半导体基板10的上表面21接触的部分起算以预定的厚度T3被钛硅化。沿着侧壁53配置的钛层114中的比厚度T3靠近上侧的部分可以未被钛硅化而残留。应予说明，本例的整个氮化钛层112未被钛硅化而残留。

钛硅化物层116可以通过在设置钛层114之后对半导体基板10进行退火而形成。退火以能够在厚度方向的整个区域使预定的厚度的钛层114钛硅化的条件进行。作为一个例子，钛层114的Z轴方向的厚度T1为45nm以下，退火温度为700℃以上。退火温度可以为750℃以上，也可以为800℃以上。退火时间可以为5分钟以上，也可以为10分钟以上，还可以为15分钟以上。

应予说明，氮化钛层112的厚度可以为钛层114的厚度的2倍以上。作为一个例子，氮化钛层112的厚度为100nm。另外，作为一个例子，发射极52的厚度为5μm。钨插塞120的厚度比氮化钛层112的厚度大，比发射极52的厚度小。作为一个例子，钨插塞120的厚度为700nm。

氮化钛层112比钛层114难以钛硅化。因此，可以在设置钛层114和氮化钛层112之后以预定的条件对半导体基板10进行退火。由此，能够使底部55处的钛层114全部进行钛硅化，并且能够残留整个氮化钛层112。在另一例中，可以在将底部55处的钛层114钛硅化之后形成氮化钛层112。由此，能够容易地残留整个氮化钛层112。通过残留整个氮化钛层112，从而容易抑制发射极52等的铝侵入到半导体基板10。

通过使底部55的钛层114全部进行钛硅化，从而氢容易介由钛硅化物层116而通过。因此，氢容易进入到半导体基板10的内部，容易恢复半导体基板10的内部的由结晶缺陷等造成的损伤。另外，通过设置钛硅化物层116，从而能够降低势垒金属110与半导体基板10的接触电阻。

例如，在形成钨插塞120的工序中，有时为了除去氟等而使用大量的氢。在这样的工序中，氢离子介由钛硅化物层116注入到半导体基板10的内部，使基板内的损伤恢复。

应予说明，设置于层间绝缘膜38上的钛层114可以不含有钛硅化的部分。例如，配置于台面部60的X轴方向上的两端61的上方的钛层114不含有钛硅化的部分。由此，容易抑制发射极52等的铝侵入层间绝缘膜38。

在接触孔54以外的区域，设置于层间绝缘膜38上的钛层114的厚度T1可以为30nm以上且45nm以下。应予说明，接触孔54的内部的钛层114的厚度在钛硅化之前也为T1。钛硅化物层116的厚度T2可以与厚度T1相同，也可以不同。

如果钛层114的厚度T1过大，则难以使半导体基板10与钛层114的整个接触部钛硅化。钛层114的厚度T1可以为40nm以下。由此，能够比较容易地使半导体基板10与钛层114的整个接触部钛硅化。如果钛层114的厚度T1过小，则难以维持膜厚的均匀性。另外，如果厚度T1过小，则在发射极52的上方键合导线等时，有时发生发射极52贯穿势垒金属110的情况。厚度T1可以为35nm以上。

如上所述，沿着接触孔54的侧壁53配置的钛层114从半导体基板10的上表面21起被钛硅化到预定的厚度T3。厚度T3可以与厚度T2相同，也可以比厚度T2大。通过增大沿着侧壁53的钛层114中的钛硅化物层116的厚度T3，从而氢离子容易通过接触孔54的底部55的端部。因此，氢离子也容易进入与底部55邻接的半导体基板10的区域(即，沟槽部附近的区域)。因此，容易终止沟槽部附近的区域中的缺陷，使基板的损伤恢复。作为一个例子，钛硅化物层116的厚度T2为底部55的X轴方向中央处的钛硅化物层116的Z轴方向的厚度，厚度T3是与侧壁53接触的钛硅化物层116的Z轴方向的厚度。

图5是表示接触孔54的形状的另一例的图。在图4的例子中，接触孔54处的层间绝缘膜38的侧壁53具有直线形状。在图5的例子中，接触孔54处的层间绝缘膜38的侧壁53的至少一部分具有向上方凸的曲面形状。因此，接触孔54具有越远离半导体基板10的上表面21，开口面积越大的锥形形状。

侧壁53的形状可以利用形成接触孔54之后的回流等的处理控制。例如图4的例子中的接触孔54通过干式蚀刻等各向异性蚀刻形成。图5的例子中的接触孔54可以通过在利用各向异性蚀刻形成开口之后，在预定的温度下将层间绝缘膜38熔融而形成。

在本例中，也在接触孔54的底部55设置有钛层114全部被钛硅化而成的钛硅化物层116。通过侧壁53具有曲面形状，从而氢离子容易到达接触孔54的底部55。因此，容易恢复半导体基板10中的由结晶缺陷等导致的损伤。

作为一个例子，在台面部60的X轴方向上的两端61的上方，层间绝缘膜38的侧壁53可以具有曲面形状。侧壁53可以从与半导体基板10的上表面21接触的位置到比台面部60的两端61的上方位置39靠近外侧的位置具有曲面形状。

图6是表示势垒金属110的另一结构例的图。本例的势垒金属110可以适用于图4和图5所示的任一例子。本例的势垒金属110除了图4或图5所示的结构以外，还具有第2钛层115。

第2钛层115设置于氮化钛层112上和钨插塞120上。第2钛层115不具有被钛硅化的部分。

本例的第2钛层115在钨插塞120之后形成。因此，在设置第2钛层115之前，半导体基板10的损伤已经恢复。通过设置第2钛层115，能够进一步提高势垒金属110的强度，另外，能够在实际使用时等，抑制氢侵入到栅极绝缘膜等。因此，能够抑制特性的随时间的变化。

图7是表示半导体装置100的制造方法中的一部分工序的图。本例的制造方法具备绝缘膜形成步骤S600。在绝缘膜形成步骤S600中，在半导体基板10的上表面21形成层间绝缘膜38。在上表面21与层间绝缘膜38之间可以设置氧化膜等其他膜。

本例的制造方法在绝缘膜形成步骤S600之后包括开口形成步骤S602。开口形成步骤S602可以包括在层间绝缘膜38上形成预定的掩模图案的工序、使用该掩模图案对层间绝缘膜38进行蚀刻的工序以及除去该掩模图案的工序。由此，形成接触孔54等开口。

本例的制造方法在开口形成步骤S602之后包括氢退火步骤S604。如果在绝缘膜形成步骤S600之后没有离子注入工序，则氢退火步骤S604也可以在绝缘膜形成步骤S600之前进行。在氢退火步骤S604中，在含有氢的气氛中对半导体基板10进行退火。氢退火步骤S604可以在形成发射区12、接触区15、基区14和阱区11等掺杂区域之后进行。由此，能够恢复在形成这些掺杂区域时产生的半导体基板10的损伤的至少一部分。

本例的制造方法在氢退火步骤S604之后包括钛层形成步骤S606。在钛层形成步骤S606中，在层间绝缘膜38上和开口内形成钛层114。钛层114可以利用溅射等方法形成。钛层114的厚度T1可以为30nm以上且45nm以下。

本例的制造方法在钛层形成步骤S606之后包括氮化钛层形成步骤S608。在氮化钛层形成步骤S608中，在钛层114上形成氮化钛层112。氮化钛层112可以通过溅射等方法形成。

本例的制造方法在氮化钛层形成步骤S608之后包括钛硅化步骤S610。在钛硅化步骤S610中，将与半导体基板10接触而配置在开口的底部55的钛层114全部进行钛硅化。

本例的制造方法在钛硅化步骤S610之后包括钨插塞形成步骤S612。在钨插塞形成步骤S612中，在开口内的氮化钛层112上形成钨插塞120。钨插塞120可以在含有氢的气氛中利用CVD法等方法形成。在钨插塞形成步骤S612中，氢离子穿过钛硅化物层116而被注入到半导体基板10的内部，半导体基板10的损伤恢复。

应予说明，氢离子可以在钨插塞形成步骤S612以外的工序中注入到半导体基板10的内部。制造方法可以在钛硅化步骤S610之后包括向半导体基板10的内部注入氢离子并进行退火的工序。

通过这样的工序，能够恢复半导体基板10的内部的损伤。例如，能够恢复在氢退火步骤S604中残留的损伤和在氢退火步骤S604之后产生的损伤。例如，因溅射等，也可在半导体基板10的内部产生损伤。

在钛硅化步骤S610中对半导体基板10进行退火的温度可以比在钨插塞形成步骤S612中将钨成膜的温度高。钛硅化步骤S610中的退火温度例如为700℃以上。钨插塞形成步骤S612中的成膜温度例如为500℃以下。通过提高钛硅化步骤S610中的退火温度，从而容易使钛层114全部进行钛硅化。钛硅化步骤S610中的退火时间可以比钨插塞形成步骤S612中的成膜时间长。钛硅化步骤S610中的退火时间例如为5分钟以上。该退火时间也可以为10分钟以上，还可以为15分钟以上。钨插塞形成步骤S612中的成膜时间例如为3分钟以下。

在钛硅化步骤S610中对半导体基板10进行退火的温度可以比氢退火步骤S604中的退火温度高。氢退火步骤S604中的退火温度例如为500℃以下。钛硅化步骤S610中的退火时间可以比氢退火步骤S604中的退火时间短，也可以比氢退火步骤S604中的退火时间长。氢退火步骤S604中的退火时间例如为10分钟以下。

制造方法可以包括在通过接触孔54露出的半导体基板10的上表面形成掺杂浓度比接触区15高的P型的接触插塞区域的接触插塞形成步骤。接触插塞区域可以仅设置于晶体管部70，也可以设置于晶体管部70和二极管部80。

接触插塞区域可以通过向比接触区15浅的范围进行杂质离子的注入而形成。通过形成接触插塞区域，从而能够降低势垒金属110与半导体基板10之间的接触电阻。接触插塞形成步骤可以在开口形成步骤S602与钛层形成步骤S606之间进行。如上所述，在接触插塞区域形成步骤中产生的损伤也能够在钨插塞形成步骤S612等中恢复。

如图5中所说明，制造方法还可以包括将层间绝缘膜38的侧壁53制成为曲面形状的回流步骤。回流步骤在开口形成步骤S602之后进行。回流步骤可以在开口形成步骤S602与接触插塞形成步骤之间进行。

如图6中所说明，制造方法还可以包括形成第2钛层115的第2钛层形成步骤。第2钛层形成步骤在钨插塞形成步骤S612之后进行。在第2钛层形成步骤中，可以通过溅射等将第2钛层115成膜。

图8是表示钛硅化步骤S610中的退火温度与半导体装置100的阈值电压Vth的偏差(3σ)之间的关系的图。本例中的钛层114的厚度为40nm。另外，退火时间为10分钟。阈值电压Vth根据半导体基板10的内部的结晶缺陷等损伤而变化。如果半导体基板10的损伤未充分恢复，则损伤的恢复程度产生偏差，阈值电压Vth的偏差变大。这样，结晶缺陷等的残余损伤对半导体装置100的特性造成影响。

如图8所示，如果退火温度达到700℃，则阈值电压Vth的偏差受到抑制。另外，即使退火温度大于700℃，阈值电压Vth的偏差也不会发生什么变化。认为这是因为通过将退火温度设为700℃，从而使与半导体基板10的上表面21接触的钛层114全部钛硅化。

应予说明，在不进行钛硅化步骤S610和钨插塞形成步骤S612(即，在钛硅化步骤S610之后注入氢的步骤)中的任一个的情况下，阈值电压Vth的偏差没有变小。因此，认为通过氢离子穿过钛硅化物层116而使半导体基板10的损伤得到了恢复。

图9是表示钛层114的厚度T1与阈值电压Vth的偏差之间的关系的图。本例中的退火时间为10分钟。另外，在图9中示出退火温度为660℃的情况和退火温度为700℃的情况。

在退火温度为700℃的情况下，如果钛层114的厚度T1为45nm以下，则阈值电压Vth的偏差变得比较小。另外，如果将钛层114的厚度T1设为40nm以下，则阈值电压Vth的偏差大致恒定。认为在厚度T1为40nm以下的区域中，与半导体基板10的上表面21接触的钛层114全部进行钛硅化。作为一个例子，钛层114的厚度T1可以为40nm以下，且退火温度可以为700℃以上。

应予说明，在退火温度为660℃的情况下，即使将钛层114的厚度T1设为40nm，阈值电压Vth的偏差也没有变小。认为在该条件下，在与半导体基板10接触的钛层114中，残留有钛而未被钛硅化。然而，在如图5所示使层间绝缘膜38的侧壁53为曲面形状的情况下，即使退火温度为660℃，阈值电压Vth的偏差也变小了。

应予说明，在退火温度为650℃、700℃、750℃的情况下，进行了发射极52的拉伸强度试验。在拉伸强度试验中，将引脚与发射极52接合并进行拉伸，试验是否产生发射极52的剥离。即便使退火温度上升到700℃或750℃，也未观察到拉伸强度的降低。

以上，利用实施方式说明了本发明，但本发明的技术的范围不限于上述实施方式记载的范围。对上述实施方式可以进行各种变更或改良对于本领域技术人员而言是明了的。根据权利要求书的记载可知该进行了各种变更或改良而得到的方式也包括在本发明的技术范围内。

应当注意的是，只要权利要求书、说明书和附图中所示的装置、系统、程序及方法中的工作、顺序、步骤及阶段等各处理的执行顺序并未特别明确为“在……之前”，“先于……”等，另外，只要未在后续处理中使用之前处理的结果，就可以按任意顺序实现。即使为方便起见，对权利要求书、说明书和附图中的工作流程使用“首先”、“接下来”等进行了说明，也不表示一定要按照该顺序执行。