阅读说明：本技术 半导体器件 (Semiconductor device with a plurality of transistors ) 是由 任京彬 金圣协 金孝柱 李镐昌 罗正玟 于 2019-06-17 设计创作，主要内容包括：一种半导体器件包括衬底、穿透衬底的通孔、沿着通孔的内壁形成的通孔绝缘膜以及填充通孔的芯塞,其中,通孔绝缘膜的残余应力为60MPa至-100MPa。(A semiconductor device includes a substrate, a via hole penetrating the substrate, a via hole insulating film formed along an inner wall of the via hole, and a core plug filling the via hole, wherein a residual stress of the via hole insulating film is 60MPa to-100 MPa.)

半导体器件

相关申请的交叉引用

本申请要求于2018年7月13日在韩国知识产权局递交的韩国专利申请No.10-2018-0081443的优先权，其全部公开通过引用合并于此。

技术领域

本发明构思涉及一种半导体器件及其制造方法。

背景技术

在开发在单个半导体封装中安装多个半导体芯片的三维(3D)封装时，可以使用硅通孔(TSV)结构来将半导体芯片彼此可通信地连接。TSV结构可以穿透衬底或管芯以竖直地形成半导体芯片之间的电连接。

TSV结构的形成可能导致应力施加到附近区域。因此，在距TSV结构一定距离处形成半导体图案。这样，半导体图案可以免受这种应力的影响。半导体图案和TSV结构之间的区域可以称为排除区。如果可以最小化排除区的尺寸，则可以提高半导体器件的性能和效率。

发明内容

根据本发明构思的示例性实施例，提供了一种半导体器件，包括衬底、穿透衬底的通孔、沿着通孔的内壁形成的通孔绝缘膜以及填充通孔的芯塞，其中，通孔绝缘膜的残余应力为60MPa至-100MPa。

根据本发明构思的示例性实施例，提供了一种半导体器件，包括：封装衬底；第一半导体衬底，堆叠在封装衬底上；以及第一硅通孔(TSV)结构，穿透第一半导体衬底并电连接到封装衬底，第一TSV结构包括穿透第一半导体衬底的第一穿透通孔、沿着第一穿透通孔的内壁形成的第一通孔绝缘膜以及填充第一穿透通孔的第一芯塞，其中，第一通孔绝缘膜中O-H键和Si-O键的比率为2至13。

根据本发明构思的示例性实施例，提供了一种半导体器件，包括：衬底，包括第一区域和第二区域；第一穿透通孔，在第一区域中穿透衬底；第二穿透通孔，在第二区域中穿透衬底；第一通孔绝缘膜，沿着第一穿透通孔的内壁形成；第二通孔绝缘膜，沿着第二穿透通孔的内壁形成；第一芯塞，填充第一穿透通孔；以及第二芯塞，填充第二穿透通孔，其中，第一通孔绝缘膜的残余应力小于第二通孔绝缘膜的残余应力。

根据本发明构思的示例性实施例，提供了一种制造半导体器件的方法，该方法包括：在衬底中形成通孔；通过原子层沉积(ALD)形成覆盖通孔的底面和侧表面的通孔绝缘膜；在通孔绝缘膜上形成填充通孔的芯塞；执行退火；通过平坦化显露通孔绝缘膜和芯塞的上表面；以及去除衬底的下部以显露通孔底部处的芯塞。

根据本发明构思的示例性实施例，提供了一种半导体器件，包括：衬底，具有第一区域和第二区域；第一排除区，与第一区域相邻设置；第二排除区，与第二区域相邻设置；第一通孔绝缘膜，与第一排除区相邻设置；第二通孔绝缘膜，与第二排除区相邻设置；第一阻挡金属，与第一通孔绝缘膜相邻设置；第二阻挡金属，与第二通孔绝缘膜相邻设置；以及芯塞，设置在第一阻挡金属和第二阻挡金属之间，其中，第一通孔绝缘膜和第二通孔绝缘膜中的每一个通孔绝缘膜的残余应力为+60MPa至-100MPa。

附图说明

通过参考附图详细描述本发明构思的示例性实施例，本发明构思的以上和其他特征将变得更清楚，在附图中：

图1是示出根据本发明构思的示例性实施例的半导体器件的截面图；

图2是沿图1中的线A-A’截取的截面图；

图3是示出根据本发明构思的示例性实施例的半导体器件的截面图；

图4是示出根据本发明构思的示例性实施例的半导体器件的截面图；

图5是示出根据本发明构思的示例性实施例的半导体器件的截面图；

图6是示出根据本发明构思的示例性实施例的半导体器件的截面图；

图7是示出根据本发明构思的示例性实施例的半导体器件的截面图；

图8、图9、图10、图11、图12、图13、图14、图15、图16、图17和图18是用于解释根据本发明构思的示例性实施例的制造半导体器件的方法的中间阶段的图；以及

图19、图20、图21、图22和图23是用于解释根据本发明构思的示例性实施例的制造半导体器件的方法的中间阶段的图。

具体实施方式

在下文中，将参考图1和图2描述根据本发明构思的示例性实施例的半导体器件。

图1是用于解释根据本发明构思的示例性实施例的半导体器件的截面图，图2是沿图1中的线A-A’截取的截面图。

参考图1和图2，根据本发明构思的示例性实施例的半导体器件包括衬底100和硅通孔(TSV)结构230。

第一方向X可以是沿水平方向的一个方向。第二方向Y可以是与第一方向X相交的沿水平方向的另一方向。例如，第一方向X可以垂直于第二方向Y。

第三方向Z可以是与第一方向X和第二方向Y两者相交的方向。第三方向Z可以例如垂直于第一方向X和第二方向Y两者。第三方向Z可以是例如竖直方向。

第一方向X、第二方向Y和第三方向Z可以全部彼此正交。

衬底100可以是半导体晶片。在本发明构思的示例性实施例中，衬底100包括硅(Si)。在本发明构思的其他示例性实施例中，衬底100可以包括元素半导体例如锗(Ge)，或化合物半导体例如碳化硅(SiC)、砷化镓(GaAs)、砷化铟(InAs)和磷化铟(InP)。在本发明构思的示例性实施例中，衬底100可以具有绝缘体上硅(SOI)结构。例如，衬底100可以包括掩埋氧化物(BOX)层。

衬底100中可以包括TSV结构230。衬底100还可以包括与TSV结构230相邻的排除区110。排除区110可以是衬底100中不形成半导体图案的区域。

例如，排除区110可以是其中不形成诸如晶体管之类的半导体元件的区域。设置排除区110以防止TSV结构230附近的半导体元件受到应力的不利影响。

例如，由于在形成TSV结构230的过程中应力可以传递到TSV结构230的***，所以TSV结构230***的衬底中载流子的迁移率可能改变。

因此，与TSV结构230相邻形成的半导体元件可能执行与其原始没计不同的操作。在这种情况下，整个半导体器件的可靠性可能显著降低。因此而包括排除区110。

换言之，排除区110是与TSV结构230相邻的区域，其中载流子的迁移率可以随应力而变化。因此，半导体元件可以不形成在排除区110中。

排除区110可以围绕TSV结构230的***。排除区110是由预设标准定义的区域，可以是由于应力而使载流子的迁移率改变了特定值或改变了更大的区域。排除区110的设置可以基于先前获得的实验数据。先前的实验数据可以是关于特定载流子的迁移率的数据。

然而，根据本发明构思的示例性实施例的半导体器件不限于此。例如，可以基于各种标准来执行排除区110的设置。换言之，排除区110的设置方法不受限制，只要其能够确定TSV结构230周围的区域的尺寸大到足以保持邻近的半导体元件不受应力的影响。

由于TSV结构230完全穿过衬底100，所以它可以沿着第三方向Z形成得很深。例如，TSV结构230可以在第三方向Z上具有1μm至120μm的深度。

TSV结构230可以包括穿透通孔201、通孔绝缘膜200，阻挡金属210和芯塞220。

穿透通孔201可以沿第三方向Z形成在衬底100上。穿透通孔201可以完全穿透衬底100。穿透通孔201沿水平方向的横截面可以是圆形的，但是本发明构思不限于此。例如，穿透通孔201沿水平方向的横截面可以是椭圆形的。

在图1和图2中，穿透通孔201的直径示出为沿第三方向Z恒定，但是本发明构思不限于此。例如，穿透通孔201的直径可以沿向下方向变窄。换言之，穿透通孔201可以渐缩。在这种情况下，穿透通孔201可以整体上渐缩，或者可以部分地渐缩如入口部分。

通孔绝缘膜200可以沿着穿透通孔201的内壁形成。通孔绝缘膜200可以沿着穿透通孔201的内壁共形地形成。可以通过原子层沉积(ALD)或等离子体增强ALD(PE-ALD)来形成通孔绝缘膜200。因此，沿着穿透通孔201的内壁，通孔绝缘膜200的厚度可以是均匀的。通孔绝缘膜200可以包括氧化物膜、氮化物膜、碳化膜、聚合物或其组合。

由于通孔绝缘膜200沿着穿透通孔201的内壁形成，所以通孔绝缘膜200的水平横截面可以具有环形形状。换言之，通孔绝缘膜200可以形成为仅填充穿透通孔201的一部分并具有中空中心的圆柱结构。

阻挡金属210可以沿着穿透通孔201中的中空通孔绝缘膜200的内壁形成。阻挡金属210可以包括导体。阻挡金属210可以包括例如W、WN、WC、Ti、TiN、Ta、TaN、Ru、Co、Mn、WN、Ni或NiB。

阻挡金属210可以位于芯塞220和通孔绝缘膜200之间，以增强芯塞220和通孔绝缘膜200之间的界面特性。

由于阻挡金属210沿着通孔绝缘膜200的内壁形成，所以阻挡金属210的水平横截面可以具有环形形状，如同通孔绝缘膜200。换言之，阻挡金属210仅填充穿透通孔201的一部分，并且可以由具有中空中心的圆柱结构形成。

芯塞220可以完全填充穿透通孔201。芯塞220可以形成在阻挡金属210上。由于芯塞220的内侧不是空的，所以它可以是杆的形式。芯塞220的水平横截面可以具有圆形形状。

由于芯塞220用作布线，所以芯塞220可以包括导体。芯塞220可以由Cu、CuSn、CuMg、CuNi、CuZn、CuPd、CuAu、CuRe、CuW、W或W合金制成，但不限于此。

在根据本发明构思的示例性实施例的半导体器件中，阻挡金属210和芯塞220可以通过但不限于物理气相沉积(PVD)工艺或化学气相沉积(CVD)工艺来形成。

芯塞220也可以在首先形成种子层之后通过电镀方式形成。

在该实施例中，尽管TSV结构230被示出为形成在衬底100中，但是本发明构思不限于此。例如，TSV结构230也可以形成在诸如层间绝缘膜之类的结构而不是衬底100中。

由于根据本实施例的TSV结构230的通孔绝缘膜200通过ALD或PE-ALD而不是通过CVD形成，所以通孔绝缘膜200可以具有比通过CVD形成的绝缘膜的残余应力低的残余应力。

例如，根据该实施例的TSV结构230的通孔绝缘膜200的残余应力可以是+60MPa至-100MPa。这里，残余应力的方向可以确定其是拉应力还是压应力。拉应力可以是由于材料的收缩而沿第一方向(例如，牵拉方向)的应力，压应力可以是由于材料的膨胀而沿第二方向(例如，推压方向)的应力。

相比而言，在通过CVD形成的通孔绝缘膜的情况下，通孔绝缘膜可以具有约+180MPa的残余应力。换言之，与通过CVD形成的通孔绝缘膜相比，根据本发明构思的示例性实施例的半导体器件的通孔绝缘膜200可以具有非常低的残余应力。

当衬底100是硅衬底时，可以通过对TSV结构230周围的衬底100进行拉曼测量来检查这种残余应力。换言之，由于硅峰值的偏移程度与施加的应力成比例，所以通过使用拉曼光谱，可以测量残余应力。例如，可以通过测量无应力状态下硅的峰值位置并比较由于应力而引起的峰值位置的偏移程度来测量残余应力。

由于根据本实施例的TSV结构230的通孔绝缘膜200通过ALD或PE-ALD而不是通过CVD形成，所以其可以具有与通过CVD形成的绝缘膜不同的成键(binding)配置。

例如，通孔绝缘膜200可以包括氧化硅膜或氮氧化硅膜。在这种情况下，通孔绝缘膜200中O-H键和Si-O键的比率(例如，O-H键的数量/Si-O键的数量)可以是13至2.0。

相比而言，通过CVD形成的通孔绝缘膜中O-H键和Si-O键的比率可以为约15.9。换言之，在根据本发明构思的示例性实施例的半导体器件的通孔绝缘膜200中，O-H键和Si-O键的比率可以小于通过CVD形成的通孔绝缘膜。

可以通过傅里叶变换红外(FT-IR)光谱测量来检查通孔绝缘膜中O-H键和Si-O键的比率。FT-IR光谱测量可以是使用红外范围内白光的方法，其中可以使用干涉仪对白光进行相位调制。

由于根据本实施例的TSV结构230的通孔绝缘膜200通过ALD或PE-ALD而不是通过CVD形成，所以通孔绝缘膜200可以具有与通过CVD形成的绝缘膜的硬度不同的硬度。换言之，根据该实施例的TSV结构230的通孔绝缘膜200的硬度可以大于通过CVD形成的绝缘膜的硬度。

例如，基于维氏硬度，根据该实施例的TSV结构230的通孔绝缘膜200的硬度可以为5.0至7.2。相比而言，通过CVD形成的通孔绝缘膜的硬度可以为约4.6。换言之，根据本实施例的TSV结构230的通孔绝缘膜200可以比通过CVD形成的通孔绝缘膜硬。

可以通过压痕测试来检查硬度。换言之，当材料的表面在某个一定的压入体中以恒定荷重而被压入时，该材料表现的局部阻力可以是硬度。

通常，可以设置围绕TSV结构230形成的排除区110，以消除由于TSV结构230的形成工艺而引起的应力改变的影响。应力改变可能主要由通孔绝缘膜200、芯塞220和衬底100之间的热膨胀系数(CTE)的差异和通孔绝缘膜200的收缩而导致。

换言之，在稍后描述的根据本发明构思的示例性实施例的制造半导体器件的方法中，可以执行退火以增加芯塞220的导电性。在这种情况下，由于芯塞220、通孔绝缘膜200和衬底100的热膨胀系数彼此不同，它们可能以不同的比率膨胀并且在再次冷却时可以缩小，因此残余应力可以在这样的过程中形成。

此外，由于上述退火，通过CVD形成的通孔绝缘膜可能收缩较大。因此，可以使退火期间芯塞能够膨胀的空间进一步增大，这可以进一步极大地促使将来退火之后的应力改变。

在根据本实施例的半导体器件中，通孔绝缘膜200可以通过ALD或PE-ALD形成，以防止通孔绝缘膜的收缩。因此，与通过CVD形成的通孔绝缘膜的收缩程度相比，在根据本实施例的半导体器件的通孔绝缘膜200中，由于退火而引起的收缩可以显著降低。

因此，与半导体器件的TSV结构230相邻的衬底100的应力改变被最小化，并且排除区110的尺寸也可以被最小化。因此，可以大大增加半导体器件的集成度和可靠性。

在下文中，将参考图3描述根据本发明构思的示例性实施例的半导体器件。将简化或省略以上对图1和图2的描述的重复部分。

图3是示出根据本发明构思的示例性实施例的半导体器件的截面图。

参考图3，根据本发明构思的示例性实施例的半导体器件包括衬底100、前道工序(FEOL)结构130和后道工序(BEOL)结构140。

TSV结构230可以包括穿透衬底100和FEOL结构130的芯塞220以及围绕芯塞220的阻挡金属210。

衬底100可以是半导体晶片。在本发明构思的示例性实施例中，衬底100可以包括Si、Ge、SiC、GaAs、InAs或InP。备选地，衬底100可以具有SOI结构。然而，本发明构思不限于此。

在本发明构思的示例性实施例中，衬底100可以包括导电区域，例如掺杂杂质的阱或掺杂杂质的结构。另外，衬底100可以具有各种元件隔离结构，例如浅沟槽隔离(STI)结构。

衬底100的底面120B可以覆盖有下绝缘膜122。下绝缘层122可以包括氧化硅层、氮化硅层、聚合物或其组合。

FEOL结构130包括多个各种各样的单独器件132和层间绝缘膜134。多个单独器件132可以包括各种微电子器件，例如，金属氧化物半导体场效应晶体管(MOSFET)、系统大规模集成电路(LSI)、图像传感器例如CMOS成像传感器(CIS)、微机电系统(MEMS)、有源器件、无源器件等。

多个单独器件132可以电连接到衬底100的导电区域。此外，多个单独器件132中的每一个可以通过层间绝缘膜134与其他器件电隔离。

在图3中，阻挡金属210、通孔绝缘膜200和芯塞220可以包括被衬底100覆盖的第一部分以及被层间绝缘膜134覆盖的第二部分。

BEOL结构140包括多层布线结构146，多层布线结构146包括多个金属布线层142和多个接触塞144。多层布线结构146可以连接到TSV结构230。

在本发明构思的示例性实施例中，BEOL结构140还可以包括其他多层布线结构，其他多层布线结构包括位于衬底100上的其他区域中的多个金属布线层和多个接触塞。

BEOL结构140可以包括多个布线结构，用于将FEOL结构130中包括的单独器件132连接到其他布线。BEOL结构140中包括的多层布线结构146和BEOL结构140中的其他布线结构可以通过金属层间绝缘膜148相互绝缘。

在本发明构思的示例性实施例中，BEOL结构140还可以包括密封环，用于保护BEOL结构140中的多个布线结构以及BEOL结构140下方的其他结构免受外部冲击或潮湿。

穿过衬底100和FEOL结构130的TSV结构230的顶面30T连接到BEOL结构140中包括的多层布线结构146的金属布线层142。

在金属层间绝缘膜148上形成上绝缘膜150。上绝缘膜150可以是氧化硅层、氮化硅层、聚合物或其组合。

在上绝缘膜150中形成孔150H，连接到多层布线结构146的接合焊盘152通过该孔显露。键合焊盘152可以经由孔150H连接到上连接端子154。TSV结构230的底面30B连接到下连接端子156。

上连接端子154和下连接端子156不限于图3中所示出的形状，并且可以分别具有焊球、焊接凸块、重布线结构或连接焊盘的形状。在本发明构思的示例性实施例中，上连接端子154和下连接端子156中的至少一个可以省略。

在形成TSV结构230之后执行形成BEOL结构140、上连接端子154和下连接端子156的工艺。形成BEOL结构140、上连接端子154或下连接端子156的工艺可以涉及热工艺。

例如，在形成BEOL结构140中包括的多层布线结构146期间，或者在形成上连接端子154或下连接端子156期间，热预算可以施加到包裹芯塞220***的通孔绝缘膜200，并且热应力可以施加到其中。

在根据本实施例的半导体器件中，通孔绝缘膜200通过ALD或PE-ALD形成，并且尽管有热预算，但通孔绝缘膜200的体积改变可能不大。因此，芯塞220的体积改变的幅度减小，因此可以使与TSV结构230相邻的排除区110的尺寸最小化。

在下文中，将参考图4描述根据本发明构思的示例性实施例的半导体器件。将简化或省略以上对图1至图3的描述的重复部分。

图4是示出根据本发明构思的示例性实施例的半导体器件的截面图。

参考图4，根据本发明构思的示例性实施例的半导体器件的TSV结构230在形成FEOL结构130和BEOL结构140之后形成。因此，TSV结构230形成为穿透衬底100、FEOL结构130的层间绝缘膜134和BEOL结构140的金属层间绝缘膜148。TSV结构230的芯塞220、通孔绝缘膜200和阻挡金属210包括由衬底100围绕的第一部分、由层间绝缘膜134围绕的第二部分以及由金属层间绝缘膜148围绕的第三部分。

为了电连接TSV结构230和上连接端子154，上布线158在BEOL结构140上在TSV结构230和上连接端子154之间延伸。TSV结构230可以穿过上绝缘膜150连接到上布线158，并且可以通过上布线158连接到上连接端子154。

在形成TSV结构230之后执行形成上布线158、上连接端子154和下连接端子156的工艺，并且形成上布线158、上连接端子154或下连接端子156的工艺可以涉及热工艺。在执行这种热工艺时，热预算施加到围绕芯塞220***的通孔绝缘膜200，并且热应力可以施加到其中。

在根据本实施例的半导体器件中，通孔绝缘膜200通过ALD或PE-ALD形成，并且尽管有热预算，但通孔绝缘膜200的体积改变可能不大。因此，芯塞220的体积改变的幅度减小，因此可以使与TSV结构230相邻的排除区110的尺寸最小化。

在下文中，将参考图5描述根据本发明构思的示例性实施例的半导体器件。将简化或省略以上对图1至图4的描述的重复部分。

图5是示出根据本发明构思的示例性实施例的半导体器件的截面图。

参考图5，在根据本发明构思的示例性实施例的半导体器件中，TSV结构230延伸以穿透衬底100。在形成TSV结构230之后，在TSV结构230和衬底100上形成FEOL结构130和BEOL结构140。TSV结构230可以经由FEOL结构130中包括的连接布线136和138连接到BEOL结构140的多层布线结构146。

在根据本发明构思的示例性实施例的半导体器件的制造工艺中，通孔绝缘膜200可以通过ALD或PF-ALD形成。因此，尽管随后进行热处理(例如退火)，但通孔绝缘膜200的体积改变可以不大。因此，芯塞220的体积改变的幅度减小，因此可以使与TSV结构230相邻的排除区110的尺寸最小化。

在下文中，将参考图6描述根据本发明构思的示例性实施例的半导体器件。将简化或省略以上对图1至图5的描述的重复部分。

图6是示出根据本发明构思的示例性实施例的半导体器件的截面图。

参考图6，根据本发明构思的示例性实施例的半导体器件可以包括封装衬底1210以及安装在封装衬底1210上的集成电路元件100a和100b。

在本发明构思的一些实施例中，封装衬底1210可以是其中形成有布线结构212的印刷电路板。

尽管图6示出了其中安装有两个集成电路元件100a和100b的半导体器件，但本发明不限于此。例如，可以在封装衬底1210上竖直或水平地安装各种数量的集成电路元件100a和100b。

在图6中，为了方便起见，以省略一些组件的形式示出了集成电路元件100a和100b。然而，集成电路元件100a和100b中的至少一个可以具有图1至图5所示的半导体器件结构中的至少一种结构。

封装衬底1210形成有连接到内部布线结构212的多个连接端子214，用于与外部电连接。在本发明构思的示例性实施例中，多个连接端子214可以由焊球形成，但不限于此。

封装衬底1210和集成电路元件100b之间的电连接，或者两个相邻的集成电路元件100a和100b之间的电连接可以通过集成电路元件100b中形成的芯塞220来执行。TSV结构230由芯塞220、围绕芯塞220的阻挡金属210和围绕阻挡金属210的通孔绝缘膜200构成。

根据本发明构思的示例性实施例的半导体器件可以包括用于模塑集成电路元件100a和100b中的至少一个的模塑膜1220。在本发明构思的示例性实施例中，模塑膜1220可以由聚合物形成。例如，模塑膜1220可以由环氧模塑料(EMC)制成。

在下文中，将参考图1、图2和图7描述根据本发明构思的示例性实施例的半导体器件。将简化或省略一些以上描述的重复部分。

图7是示出根据本发明构思的示例性实施例的半导体器件的截面图。

参考图7，根据本发明构思的示例性实施例的半导体器件可以包括衬底100、第一TSV结构230、第二TSV结构630和排除区110。

衬底100可以包括第一区域R1和第二区域R2。第一区域R1和第二区域R2可以彼此相邻，或者可以彼此间隔开。

第一区域R1的第一TSV结构230可以与图1和图2中描述的TSV结构230相同。第一TSV结构230可以包括第一穿透通孔201、第一通孔绝缘膜200、第一阻挡金属210和第一芯塞220。

第一穿透通孔201、第一通孔绝缘膜200、第一阻挡金属210和第一芯塞220可以分别具有与图1和图2的穿透通孔201、通孔绝缘膜200、阻挡金属210和芯塞220的结构相同的结构。

第一区域R1的第四方向X1、第五方向Y1和第六方向Z1可以是分别与图1和图2的第一方向X、第二方向Y和第三方向Z相同的方向。

第二区域R2的第七方向X2可以是沿水平方向的一个方向。第二区域R2的第八方向Y2可以是与第七方向X2相交的沿水平方向的另一方向。例如，第七方向X2可以垂直于第八方向Y2。

第二区域R2的第九方向Z2可以是与第七方向X2和第八方向Y2两者相交的方向。第九方向Z2可以例如垂直于第七方向X2和第八方向Y2两者。第九方向Z2可以是例如竖直方向。

第七方向X2、第八方向Y2和第九方向Z2可以全部彼此正交。

第二区域R2的第七方向X2、第八方向Y2和第九方向Z2可以分别与第一区域R1的第四方向X1、第五方向Y1和第六方向Z1相同或不同。

第二区域R2的第二穿透通孔601可以以与第一区域R1的第一穿透通孔201相同的尺度形成。换言之，第二穿透通孔601沿第七方向X2的宽度可以与第一穿透通孔201沿第四方向X1的宽度相同。

第二通孔绝缘膜600可以沿着第二穿透通孔601的内壁形成。第二通孔绝缘膜600可以由氧化物膜、氮化物膜、碳化膜、聚合物或其组合形成。

在本发明构思的示例性实施例中，可以利用CVD工艺来形成第二通孔绝缘膜600。例如，第二通孔绝缘膜600可以形成为具有大约1000至

的厚度。但是，本实施例不限于此。

例如，第二通孔绝缘膜600可以由通过亚气压(sub-atmospheric)CVD工艺形成的臭氧/四乙基原硅酸盐(O₃/TEOS)基高纵横比工艺(HARP)氧化物膜形成。但是，本实施例不限于此。

第一通孔绝缘膜200可以通过ALD或PE-ALD形成并且具有第一厚度T1。第二通孔绝缘膜600可以通过CVD形成并且具有大于第一厚度T1的第二厚度T2。因此，第一穿透通孔201的剩余区域的体积可以大于第二穿透通孔601的剩余区域的体积。但是，本实施例不限于此。

第二阻挡金属610可以沿着第二穿透通孔601中的中空第二通孔绝缘膜600的内壁形成。第二阻挡金属610可以包括导体。第二阻挡金属610可以包括例如W、WN、WC、Ti、TiN、Ta、TaN、Ru、Co、Mn、WN、Ni或NiB。

第二芯塞620可以完全填充第二穿透通孔601。第二芯塞620可以形成在第二阻挡金属610上。第二芯塞620可以由Cu、CuSn、CuMg、CuNi、CuZn、CuPd、CuAu、CuRe、CuW、W或W合金制成，但不限于此。

第一芯塞220可以具有第五厚度T5，第二芯塞620可以具有第六厚度T6。第五厚度T5可以大于第六厚度T6。这可以归因于以下事实：尽管第一穿透通孔201和第二穿透通孔601具有相同的宽度，但是第一厚度T1和第二厚度T2彼此不同。但是，本实施例不限于此。

第一区域R1的排除区110可以形成为从第一TSV结构230起具有第三厚度T3。第二区域R2的排除区110可以形成为从第二TSV结构630起具有第四厚度T4。第四厚度T4可以大于第三厚度T3。排除区110的尺寸可以由衬底100中载流子的迁移率确定。因此，第一区域R1的排除区110小于第二区域R2的排除区110的配置可以是指衬底100中载流子的迁移率受到影响的区域在第一区域R1中比在第二区域R2中窄。

这可以归因于第一通孔绝缘膜200和第二通孔绝缘膜600之间的特性差异。例如，第一通孔绝缘膜200可以具有比第二通孔绝缘膜600低的残余应力。第一通孔绝缘膜200的残余应力可以是+60MPa至-100MPa。相比而言，第二通孔绝缘膜600的残余应力可以是+180MPa。

此外，第一通孔绝缘膜200的O-H键和Si-O键的比率(例如，O-H键的数量/Si-O键的数量)可以是13至2.0。相比而言，第二通孔绝缘膜600的O-H键与Si-O键的比率可以为约15.9。

此外，第一通孔绝缘膜200的硬度可以是5.0至7.2。相比而言，第二通孔绝缘膜600的硬度可以为约4.6。

这些特性可以归因于以下事实：第一通孔绝缘膜200通过ALD或PE-ALD形成，而第二通孔绝缘膜600通过CVD形成。

在根据本实施例的半导体器件中，由于第一通孔绝缘膜200通过ALD或PE-ALD形成，所以第一区域R1中与TSV结构230相邻的衬底100的应力改变被最小化，因此排除区110的尺寸可以最小化。因此，可以大大增加半导体器件的集成度和可靠性。

然而，鉴于排除区110的尺寸，第二区域R2可以相对不如第一区域R1重要。在这种情况下，第二通孔绝缘膜600可以通过CVD形成。

在下文中，将参考图8至图18描述根据本发明构思的示例性实施例的制造半导体器件的方法。将简化或省略以上对图1至图7的描述的重复部分。

图8至图18是用于解释根据本发明构思的示例性实施例的制造半导体器件的方法的中间阶段的图。

参考图8，在衬底100上形成FEOL结构130并在FEOL结构130上形成第一抛光停止层135之后，在第一抛光停止层135上形成掩模图案137。可以在掩模图案137中形成用于部分地显露第一抛光停止层135的上表面的孔137H。

在本发明构思的示例性实施例中，第一抛光停止层135可以由氮化硅膜或氮氧化硅膜制成。第一抛光停止层135可以形成为具有大约200至的厚度。然而，本发明构思不限于此。可以使用CVD工艺形成第一抛光停止层135。

掩模图案137可以由光刻胶膜制成。

可以在衬底100和FEOL结构130中设置排除区110。排除区110可以是其中不形成诸如多个单独器件132之类的半导体元件的区域。

接下来，参考图9，使用掩模图案137(参见图8)作为蚀刻掩模，蚀刻第一抛光停止层135和层间绝缘膜134，然后蚀刻衬底100以形成通孔201。通孔201包括在衬底100中以预定深度形成的第一孔201a以及穿过层间绝缘膜134形成以与第一孔201a连通的第二孔201b。

可以使用各向异性蚀刻工艺来形成通孔201。在本发明构思的示例性实施例中，通孔201可以形成为具有自衬底100的侧壁起约10μm或更小的宽度22W。在本发明构思的示例性实施例中，通孔201可以形成为具有距层间绝缘膜134的上表面约50至100μm的深度22D。然而，通孔201的宽度22W和深度22D不限于此，并且可以形成为各种尺寸。

衬底100通过通孔201的第一孔201a显露，层间绝缘膜134通过通孔201的第二孔201b显露。在本发明构思的其他实施例中，可以利用激光钻孔技术来形成通孔201。

在形成通孔201之后，去除掩模图案137以显露第一抛光停止层135的上表面。

随后，参考图10，形成用于覆盖通孔201的内侧壁和底面的通孔绝缘膜200。

通孔绝缘膜200形成为覆盖在通孔201内显露的衬底100的表面和层间绝缘膜134的表面以及第一抛光停止层135的表面。

通孔绝缘膜200可以通过ALD或PE-ALD形成。通孔绝缘膜200可以沿着通孔201的内壁共形地形成。通孔绝缘膜200的厚度可以是第七厚度Ta。

随后，参考图11，在通孔201内外在通孔绝缘膜200上形成阻挡金属210。

可以利用PVD工艺或CVD工艺来形成阻挡金属210。

在本发明构思的示例性实施例中，阻挡金属210可以包括由一种材料形成的单膜或由至少两种材料形成的多膜。在本发明构思的示例性实施例中，阻挡金属210可以包括W、WN、WC、Ti、TiN、Ta、TaN、Ru、Co、Mn、WN、Ni或SiB。例如，阻挡金属210可以具有厚度为约50至

的TaN膜和厚度为约1000至

的Ta膜的堆叠结构。

随后，参考图12，在通孔201内外在阻挡金属210上形成种子膜220S。

种子膜220S可以用作电镀种子，用于稍后形成芯塞。

种子膜220S可以由Cu、Cu合金、Co、Ni、Ru、Co/Cu或Ru/Cu形成。可以利用PVD工艺来形成种子膜220S。然而，本发明构思不限于此。

随后，参考图13，在阻挡金属210上形成芯膜220P，用于填充通孔201的剩余空间。

形成芯膜220P的工艺可以同参考图12描述的形成阻挡金属210的工艺在原位执行。然而，形成阻挡金属210时的压力可以与形成芯膜220P时的压力不同。

芯膜220P可以形成为覆盖通孔201内外的阻挡金属210。

芯膜220P可以通过电镀工艺形成。换言之，从种子膜220S生长金属膜，并在阻挡金属210上形成用于填充通孔201的芯膜220P。

芯膜220P的主材料可以由Cu或W形成。在本发明构思的示例性实施例中，芯膜220P可以由Cu、CuSn、CuMg、CuNi、CuZn、CuPd、CuAu、CuRe、CuW、W或W合金形成，但不限于此。

芯膜220P可以通过电镀工艺形成。电镀工艺可以在约10至65℃中的每个温度下执行。例如，电镀工艺可以在室温下执行。

随后，参考图14和图15，可以执行退火50。

退火50可以是用于增加芯膜220P的导电率的热处理工艺。例如，由于芯膜220P通过电镀工艺形成，所以晶粒的尺寸较小并且导电率可能较低。

由于芯膜220P稍后用作到芯塞220的布线，所以需要更高的导电性。因此，通过退火50使芯膜220P再结晶，可以增加晶粒的尺寸。因此，芯膜220P的晶体的晶界减少，并且芯膜220P的导电率可以大大增加。

通过这种退火50，通孔绝缘膜200的厚度可以减小。例如，第七厚度Ta可以减小到第八厚度Tb。此时，由于通孔绝缘膜200是通过ALD或PE-ALD形成的绝缘膜，所以可以比通过CVD形成的绝缘膜相对更少地发生收缩。

图15中的图表(a)可以是退火50之前的通孔绝缘膜200，图15中的图表(b)可以是退火50之后的通孔绝缘膜200。通过退火50，在退火50之前通孔绝缘膜200的悬空键和多孔区域中，可以执行附加的成键。因此，通孔绝缘膜200的构造可以变得更致密且***。

由于根据本发明构思的示例性实施例的制造半导体器件的方法的通孔绝缘膜200由ALD或PE-ALD形成，所以通孔绝缘膜200可以比通过CVD形成的通孔绝缘膜相对更硬和更致密。另外，由退火50而导致的收缩程度可以更低。

随后，参考图16，使用第一抛光停止层135作为停止点，通过化学机械抛光(CMP)工艺对包括芯膜220P在内的图14所得到的产品进行抛光，从而显露第一抛光停止层135。

因此，去除了通孔绝缘膜200、阻挡金属210和芯膜220P位于通孔201之外的部分，并且作为芯膜220P一部分的芯塞220留在通孔201中的阻挡金属210上。

随后，参考图17，可以去除第一抛光停止层135(参见图16)。

在图14至图16中提供了在执行退火50之后执行CMP的示例，但是本发明构思不限于此。也可以执行CMP然后执行退火50。

换言之，对通过在通孔201中形成芯塞220而获得的所得结构进行退火。因此，构成芯塞220的金属颗粒通过热处理而生长，并且芯塞220的显露表面上的粗糙度可能劣化。可以通过CMP工艺再次去除通过热处理生长的金属颗粒突出到通孔201之外的部分。

此时，还去除了第一抛光停止层135(参见图16)，并且FEOL结构130的层间绝缘膜134的上表面可以显露于外。在本发明构思的示例性实施例中，可以在约300至500℃的温度下执行热处理。

包括芯塞220、围绕芯塞220的阻挡金属210和通孔绝缘膜200的TSV结构230留在通孔201中。

随后，参考图18，去除衬底100的下部以形成穿透通孔201。

衬底100的下部可以是形成通孔201底面的部分。在去除衬底100的下部时，通孔201可以成为穿透衬底100的穿透通孔201。

此时，也可以去除位于通孔201下方的通孔绝缘膜200、阻挡金属210和芯塞220的下部。因此，通孔绝缘膜200、阻挡金属210和芯塞220的底面可以显露于外。

在根据本实施例的制造半导体器件的方法中，通过以ALD或PE-ALD形成通孔绝缘膜200，可以最小化由于退火50而引起的通孔绝缘膜200的收缩。因此，可以最小化排除区110的设置。因此，可以增加半导体器件的集成度和可靠性。

在下文中，将参考图8至图10和图19至图23描述根据本发明构思的示例性实施例的制造半导体器件的方法。将简化或省略一些以上描述的重复部分。

图19至图23是用于解释根据本发明构思的示例性实施例的制造半导体器件的方法的中间阶段的图。

对应于图8至图10的步骤与对图8至图10的前述描述的步骤相同。因此，为了方便起见，将从图10之后的步骤进行描述。

参考图19，对通孔绝缘膜200上执行预退火51。

预退火51可以使第七厚度Ta的通孔绝缘膜200收缩至第九厚度Tc。通过预退火51，通孔201内的空间可以变得比先前更宽。

接下来，参考图20，在通孔201内外在通孔绝缘膜200上形成阻挡金属210。

可以利用PVD工艺或CVD工艺来形成阻挡金属210。在本发明构思的示例性实施例中，阻挡金属210可以包括W、WN、WC、Ti、TiN、Ta、TaN、Ru、Co、Mn、WN、Ni或NiB。

随后，参考图21，在通孔201内外在阻挡金属210上形成种子膜220S。种子膜220S可以由Cu、Cu合金、Co、Ni、Ru、Co/Cu或Ru/Cu形成。可以利用PVD工艺来形成种子膜220S。然而，本发明构思不限于此。

随后，参考图22，在阻挡金属210上形成芯膜220P，用于填充通孔201的剩余空间。芯膜220P的主材料可以由Cu或W形成。在本发明构思的示例性实施例中，芯膜220P可以由Cu、CuSn、CuMg、CuNi、CuZn、CuPd、CuAu、CuRe、CuW、W或W合金形成，但不限于此。芯膜220P可以通过电镀工艺形成。

随后，参考图23，可以执行退火50。

退火50可以是用于增加芯膜220P的导电率的热处理工艺。例如，由于芯膜220P通过电镀工艺形成，所以晶粒的尺寸较小并且导电率可能较低。

通过退火50，通孔绝缘膜200可以从第九厚度Tc收缩至第十厚度Td。然而，由于通孔绝缘膜200处于已经通过预退火51收缩的状态，所以由于退火50而引起的收缩可以不大。

因此，芯膜220P膨胀的程度可以不大于不进行预退火51的情况。这是因为，在没有预退火51的情况下，在通孔绝缘膜200没有收缩到第九厚度Tc的状态下形成芯膜220P。因此，通孔绝缘膜200由于退火50而较大收缩，并且芯膜220P可以膨胀与通孔绝缘膜200的收缩相对应的空间。然而，在执行预退火51时，由于通孔绝缘膜200已经收缩至第九厚度Tc，所以芯膜220P可以形成为比没有预退火51的情况大。

因此，稍后执行退火50时的膨胀率可以更低，并且当退火50之后温度下降时，再次收缩程度可以更低。由于TSV结构230形成的应力与收缩程度成比例，所以在根据本实施例的制造半导体的方法中，可以施加较低的应力以最小化排除区110。

随后，类似于图16至图18，可以执行CMP工艺和形成穿透通孔201的工艺。

虽然已经参考本发明构思的示例性实施例具体示出和描述了本发明构思，但是本领域普通技术人员应理解，在不脱离所附权利要求所限定的本发明构思的精神和范围的情况下，可以进行形式和细节上的各种改变。