具体实施方式

为使本发明的目的、技术方案和优点更加清楚明白，以下结合具体实施例，并参照附图，对本发明进一步详细说明。

以下系以一些实施例做说明。须注意的是，本发明并非显示出所有可能的实施例，未于本发明提出的其他实施例也可能可以应用。再者，附图上的尺寸比例并非按照实际产品等比例绘制。因此，说明书和图示内容仅作叙述实施例之用，而非作为限缩本发明保护范围之用。另外，实施例中的叙述，例如局部结构、工艺步骤和材料应用等等，仅为举例说明之用，并非对本发明欲保护的范围做限缩。实施例的步骤和结构各自细节可在不脱离本发明的精神和范围内根据实际应用工艺的需要而加以变化与修饰。以下是以相同/类似的符号表示相同/类似的元件做说明。

图1绘示根据一实施例的半导体结构的导电结构110的纵剖面图。导电结构110包括栓塞(plug)元件230与通孔(via)元件350。

栓塞元件230可包括势垒层236与钨栓塞240。钨栓塞240在势垒层236上。一实施例中，钨栓塞240可包括一内栓塞表面240K，内栓塞表面240K定义出缝隙(seam/void)241。

通孔元件350电性连接在栓塞元件230上。通孔元件350可包括势垒膜360与导通孔370。导通孔370在势垒膜360上。通孔元件350的势垒膜360的下通孔表面360B可只电性接触在栓塞元件230的上栓塞表面上。例如，势垒膜360的下通孔表面360B可只电性接触在钨栓塞240的上栓塞表面240U上。

势垒层236包括相对的第一侧栓塞表面236M与第二侧栓塞表面236N。第一侧栓塞表面236M与第二侧栓塞表面236N为栓塞元件230的外侧栓塞表面。钨栓塞240包括相对的第一侧栓塞表面240M与第二侧栓塞表面240N。第一侧栓塞表面240M与第二侧栓塞表面240N为钨栓塞240的外侧栓塞表面。

势垒膜360包括相对的第一侧通孔表面360M与第二侧通孔表面360N。第一侧通孔表面360M与第二侧通孔表面360N为通孔元件350的外侧通孔表面。第一侧栓塞表面236M、240M与第一侧通孔表面360M在导电结构110的相同一侧，第二侧栓塞表面236N、240N与第二侧通孔表面360N在导电结构110的相同另一侧。第一侧栓塞表面236M、240M与第二侧栓塞表面236N、240N分别在第一侧通孔表面360M与第二侧通孔表面360N的外侧。

栓塞元件230具有横方向D1上的栓塞尺寸。通孔元件350具有横方向D1上的通孔尺寸。栓塞尺寸大于通孔尺寸。举例来说，钨栓塞240定义在第一侧栓塞表面240M与第二侧栓塞表面240N之间的栓塞尺寸240W可为100nm至400nm，例如300nm。通孔元件350定义在势垒膜360的第一侧通孔表面360M与第二侧通孔表面360N之间的通孔尺寸360W可为50nm至200nm，例如100nm。

实施例中，通孔元件350相对于栓塞元件230在纵方向D2上延伸的中心线C呈非对称配置。因此，能避免通孔元件350对应栓塞元件230中的缝隙241导致通孔元件350坍塌或上通孔表面350U不平整的问题。通孔元件350能具有期望完整、且平坦上通孔表面350U的结构特征。从而能确保导电结构110与形成在其上的装置电性连接，提高产品良率及操作效率。通孔元件350未对准中心线C。通孔元件350偏离中心线C。中心线C未穿过通孔元件350。一实施例中，中心线C可穿过缝隙241。通孔元件350未对准缝隙241。第一侧栓塞表面236M与第一侧通孔表面360M在横方向D1上的第一间距MW是不同于第二侧栓塞表面236N与第二侧通孔表面360N在横方向D1上的第二间距NW。此公开中，横方向D1(例如X方向)可实质上垂直于纵方向D2(例如Y方向)。

图2绘示根据一实施例的半导体结构的存储器装置480的纵剖面图。存储器装置480可包括用做下电极的导电结构110、存储材料层482与上电极484。存储材料层482电性连接在导电结构110(下电极)与上电极484之间。通孔元件350电性连接在栓塞元件230与存储材料层482之间。此实施例中，存储材料层482可在通孔元件350的上通孔表面350U与介电膜486的上介电表面486U上。存储材料层482的在横方向D1上的尺寸482W大于通孔元件350在横方向D1上的尺寸350W。上电极484可在存储材料层482上。

存储器装置480可为相变化存储器(phase change memory,PCM)装置。一实施例中，存储材料层482包括相变化存储材料，可包括GeSbTe(GST)等。

势垒层236可在介电层488中。介电膜486可从钨栓塞240的内栓塞表面240K延伸至栓塞元件230的上栓塞表面230U与介电层488的上介电表面488U上。介电膜486可定义出缝隙487。缝隙487在钨栓塞240内。

图3绘示根据另一实施例的半导体结构的存储器装置580的纵剖面图。图3的存储器装置580与图2的存储器装置480之间的差异说明如下。存储器装置580可包括存储材料层582与接口层(interface layer)590。存储材料层582在通孔元件350的上通孔表面350U上。接口层590在存储材料层582的上存储表面582U与介电膜486的上介电表面486U上。上电极484在界面层590上。存储材料层582电性连接在导电结构110(下电极)与上电极484之间。通孔元件350电性连接在栓塞元件230与存储材料层582之间。

存储材料层582的在横方向D1上的尺寸582W可等于通孔元件350在横方向D1上的尺寸350W。例如，存储材料层582的面积可等于通孔元件350的面积。或者，存储材料层582的面积可等于导通孔370的面积。一实施例中，存储器装置580可为可变电阻式存储器(Resistiverandom-access memory，ReRAM)装置。存储材料层582包括可编程电阻存储材料，例如金属氧化物，例如TiON、WO_x、HfO_x、TaON、TiO_x、TaO_x、SiO_x等。

图4A至图4E绘示根据一实施例的半导体结构的制造方法。

请参照图4A，提供介电层488。介电层488的材质可包括SiO₂、SiN、SiON、Al₂O₃等。形成开孔489于介电层488中。开孔489可具有中心线C。例如，中心线C至开孔489的相对内侧壁的两距离系实质上彼此相同。势垒层236可形成在开孔489中。势垒层236可包括金属势垒材料，例如包括TiN、Ta、Co、Ti、TaN、Si、Mn等。钨栓塞240可形成在开孔489内的势垒层236上。一实施例中，可利用沉积方式形成势垒层236与导电材料层于开孔489中与介电层488的上介电表面488U上。然后，可移除势垒层236与导电材料层在介电层488的上介电表面488U上的部分，并留下势垒层236与导电材料层在开孔489内的部分，从而形成栓塞元件230。导电材料层在开孔489内的部分即为导电栓塞。可利用化学机械研磨或其它合适的刻蚀方式进行此移除步骤。一实施例中，导电材料层的材质为钨，导电栓塞为钨栓塞240。一实施例中，钨栓塞240并未完全填满开孔489，且钨栓塞240具有内栓塞表面240K定义出缝隙241。中心线C可穿过缝隙241。另一实施例中，钨栓塞240可完全填满开孔489，且钨栓塞240中并不具有缝隙(未显示)。

请参照图4B，介电膜486可形成在缝隙241露出的钨栓塞240的内栓塞表面240K上，并延伸至栓塞元件230的上栓塞表面230U与介电层488的上介电表面488U上。一实施例中，介电膜486并未完全填满缝隙241，且介电膜486具有内侧介电表面486K定义出缝隙487。中心线C可穿过缝隙487。另一实施例中，介电膜486可完全填满缝隙241，且介电膜486中并不具有缝隙(未显示)。介电膜486的厚度可为200埃至2000埃，例如1000埃。介电膜486的材质可包括SiO₂、SiN、SiON、Al₂O₃等。

请参照图4C，可例如例用黄光光刻刻蚀工艺于介电膜486中形成孔洞491。孔洞491小于开孔489且未对准中心线C。中心线C未穿过孔洞491。孔洞491的底部可只露出栓塞元件230的上栓塞表面230U。例如，孔洞491的底部可只露出钨栓塞240的上栓塞表面240U。

请参照图4D，势垒膜360可形成于孔洞491露出的栓塞元件230(例如钨栓塞240)的上栓塞表面230U(上栓塞表面240U)与介电膜486的侧介电表面上，并在介电膜486的上介电表面486U上。势垒膜360可包括金属势垒材料，例如包括TiN、Ta、Co、Ti、TaN、Si、Mn等。导电材料层492可形成在势垒膜360上。导电材料层492可包括金属，例如包括TiN、Ti、Ta、TaN、W、Si、Cu等。

请参照图4E，可移除势垒膜360与导电材料层492在介电膜486的上介电表面486U上的部分，并留下势垒膜360与导电材料层492在孔洞491内的部分，从而形成通孔元件350。导电材料层492在孔洞491内的部分即为导通孔370。可利用化学机械研磨或其它合适的刻蚀方式进行此移除步骤。

然后，请参照图2，可形成存储材料层482覆盖在通孔元件350与介电膜486上，并形成上电极484覆盖存储材料层482上，然后利用黄光光刻刻蚀工艺对存储材料层482与上电极484进行图案化步骤。如此，可形成如图2所示的存储器装置480。上电极484的材料可包括W、TiN、TaN、Ti、Ta、Hf、Pt、Ru、Ir、Cu等合适的导电材料。

另一实施例中，在参照图4E所述的步骤之后，可进行如图5所示的步骤。请参照图5，可形成存储材料层582在通孔元件350的上通孔表面350U上。一实施例中，存储材料层582为从通孔元件350的上通孔表面350U进行氧化处理所形成的金属氧化物层，例如包括TiON、WO_x、HfO_x、TaON、TiO_x、TaO_x、SiO_x等。氧化处理方式可包括利用氧气(O₂)或臭氧(O₃)所进行的氧化处理工艺或电浆工艺，但不限于此。

然后，请参照图3，可形成接口层590覆盖在通孔元件350与介电膜486上，并形成上电极484覆盖接口层590上，然后利用黄光光刻刻蚀工艺对接口层590与上电极484进行图案化步骤。如此，可形成如图3所示的存储器装置580。接口层590的材料可包括Ti、Ta、TiN、TaN、Si等。

图6A至图6F绘示根据一实施例的半导体结构的制造方法。

一实施例中，在参照图4C所述的步骤之后，可进行如图6A所示的步骤。请参照图6A，形成介电膜693于介电膜486的孔洞491中，并延伸至介电膜486的上介电表面486U上。介电膜693定义出凹口694对应孔洞491。介电膜696包括介电膜486与介电膜693。介电膜693的厚度可为500埃至2500埃，例如1500埃。

请参照图6B，可形成掩模层695于介电膜693上。一实施例中，掩模层695的材质可包括金属势垒材料，例如TiN、TaN、Ti、Ta、Si等，但不限于此，也可使用其它合适的掩模材料。掩模层695可厚度可为10埃至100埃，例如25埃。

请参照图6C，可例如利用非等向刻蚀方法，或其它合适的刻蚀方式，移除掩模层695在介电膜693的上介电表面上的部分，而留下在介电膜693的侧介电表面上的部分。

请参照图6D，以掩模层695作为刻蚀掩模进行刻蚀步骤，以移除凹口694露出下方的介电膜696的介电膜693，从而形成孔洞697。一实施例中，可在形成孔洞697之后移除掩模层695。另一实施例中，可不移除掩模层695。

请参照图6E，在孔洞697中形成包含势垒膜360与导通孔370的通孔元件350。

请参照图6F，存储材料层482形成在通孔元件350与介电膜696上。上电极484形成在存储材料层482上。

此实施例中，透过图6A至图6D所述方法形成的孔洞697可小于图4C所示的孔洞491。因此，图6F所示存储器装置680的通孔元件350的尺寸350W可小于图2所示的通孔元件350的尺寸350W。

请参照图6F，一实施例中，钨栓塞240定义在第一侧栓塞表面240M与第二侧栓塞表面240N之间的栓塞尺寸240W可为100nm至400nm，例如300nm。通孔元件350定义在势垒膜360的第一侧通孔表面360M与第二侧通孔表面360N之间的通孔尺寸360W可为10nm至50nm，例如30nm。但本发明不限于此。举例来说，栓塞尺寸240W除以通孔尺寸360W的值可为大于4。

另一实施例中，在参照图6E所述的步骤之后，可进行如图7所示的步骤。请参照图7，可形成存储材料层582在通孔元件350的上通孔表面350U上。然后，接口层590形成在存储材料层582的上存储表面582U与介电膜696的上介电表面696U上。上电极484形成在界面层590上。

图8与图9绘示比较例的半导体结构的剖面图，其与上述实施例的差异在于，中心线C穿过通孔元件350。从图8可知，此差异可能造成通孔元件350的导通孔370填入缝隙487造成坍塌或上通孔表面350U不平整的问题，这可能是在参照例如图4D与图4E所述施加在导电材料层492上的化学机械研磨步骤挤压力所造成。在图9中，具有更小尺寸的通孔元件350可能通过介电膜486电性隔离钨栓塞240，通孔元件350与栓塞元件230彼此电性断路。这将使得形成在此导电结构上的装置电性缺陷的问题。

实施例中，通孔元件350是相对于栓塞元件230的中心线C呈非对称配置，因此，能避免通孔元件350对应栓塞元件230中的缝隙导致通孔元件350坍塌或上通孔表面350U不平整的问题。通孔元件350能具有期望完整、且平坦上通孔表面350U的结构特征。从而能确保导电结构110与形成在其上的装置电性连接，提高产品良率及操作效率。

以上所述的具体实施例，对本发明的目的、技术方案和有益效果进行了进一步详细说明，所应理解的是，以上所述仅为本发明的具体实施例而已，并不用于限制本发明，凡在本发明的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。