具体实施方式

以下揭露提供用于实施本揭露的不同特征的许多不同实施例或实例。下文将描述组件及布置的特定实例以简化本揭露。当然，此类仅为实例且不意在限制。例如，在以下描述中，在第二构件上方或第二构件上形成第一构件可包含其中形成直接接触的第一构件及第二构件的实施例，且还可包含其中可在第一构件与第二构件之间形成额外构件使得第一构件及第二构件可不直接接触的实施例。另外，本揭露可在各个实例中重复参考元件符号及/或字母。此重复是为了简单及清楚且其本身不指示所讨论的各种实施例及/或配置之间的关系。

此外，为便于描述，例如“下面”、“下方”、“下”、“上方”、“上”及其类似者的空间相对术语在本文中可用于描述元件或构件与另一(些)元件或构件的关系，如图中所说明。除图中所描绘的定向之外，空间相对术语还希望涵盖装置在使用或操作中的不同定向。设备可以其它方式定向(旋转90度或以其它定向)且还可因此解译本文中所使用的空间相对描述词。

尽管阐述本揭露的广泛范围的数值范围及参数是近似值，但要尽可能精确报告具体实例中所阐述的数值。然而，任何数值固有地含有由相应测试测量中所见的标准偏差必然所致的某些误差。而且，如本文中所使用，术语“约”一般意味着在给定值或范围的10％、5％、1％或0.5％内。替代地，如所属领域的一般技术人员所考虑，术语“约”意味着在平均值的可接受标准误差内。除在操作/工作实例中之外，或除非另有明确说明，否则本文中所揭露的所有数值范围、数量、值及百分比(例如材料数量、持续时间、温度、操作条件、数量比及其类似者的数值范围、数量、值及百分比)应被理解为在所有例子中由术语“约”修饰。因此，除非指示相反，否则本揭露及所附权利要求书中所阐述的数值参数是可根据需要变化的近似值。最后，至少应鉴于报告有效数字数及通过应用一般舍入技术来解释各数值参数。范围在本文中可表示为从端点到另一端点或在两个端点之间。除非另有说明，否则本文中所揭露的所有范围包含端点。

随着技术进步，创建更小集成电路(IC)装置的需求在增加。已采用的策略包含使用多栅极晶体管，另称为FinFET。典型FinFET装置是使用从半导体衬底凸起的硅鳍片制造。装置的通道形成于鳍片中，且栅极提供于鳍片上方(例如，包围鳍片)且(例如)与鳍片的顶部及侧壁接触。栅极包围通道(例如鳍片)的益处在于：此配置允许从三个侧控制通道。除FinFET结构之外，还广泛采用环绕式栅极(GAA)结构来创建更小IC。

已采用的另一策略包含使用背面电轨。使用背面电轨的典型半导体装置具有一或多个导电轨，其可位于半导体衬底下方且电连接到半导体装置的源极区域、栅极区域及/或漏极区域。

利用上述FinFET技术、GAA技术及背面电轨技术的半导体装置已成功减小尺寸。然而，由于此尺寸减小，用于其信号连接的金属布线不可避免地来源不足。因此，本揭露提出一种半导体装置、一种制造半导体装置的方法及一种包含半导体装置的系统来解决问题。

图1A到1C是说明根据本发明的实施例的单元1的图式。图1A是示意性俯视图。图1B是沿图1A中的线A-A'取得的横截面图。图1C是沿图1中的线B-B'取得的横截面图。在此实施例中，单元1是利用上述FinFET技术及背面电轨技术的半导体装置的一部分。然而，此并非本揭露的限制。在其它实施例中，单元1是利用上述GAA技术及背面电轨技术的半导体装置的一部分。

单元1包含衬底10。在实施例中，衬底10包含硅衬底。还可包含其它元素半导体，例如锗及金刚石。替代地，衬底10可包含化合物半导体，例如碳化硅、砷化镓、砷化铟或磷化铟。进一步来说，衬底10可任选地包含绝缘体上硅(SOI)结构。

此外，单元1进一步包含衬底10的第一侧上的晶体管层20。晶体管层20包含其中形成一或多个晶体管的主动区域。例如，晶体管层20包含用于沉积多晶硅栅极材料以形成晶体管的栅极端子的栅极区域111及112，且源极/漏极区域121、122及123包含外延硅、外延硅锗及/或适合于形成晶体管的源极/漏极端子的其它外延材料。

另外，单元1进一步包含晶体管层20上的电介质层30。电介质层30包含形成于主动区域上的导电段。源极/漏极区域上的导电段在本文中指称MD。例如，电介质层30包含源极/漏极区域121上的MD 131、源极/漏极区域122上的MD 132及源极/漏极区域123上的MD 133。

此外，单元1进一步包含第一金属层40(其在本文中指称M0层40)中的多个金属条。例如，单元1包含MD 131上方的金属条151。为将信号从MD传送到金属条，在单元1中的电介质层30与M0层40之间提供接触通路。例如，单元1包含连接于MD 131与金属条151之间的接触通路141。

单元1进一步包含衬底10的第二侧上的电网结构50。电网结构50经布置以将电力导引到晶体管层20。明确来说，电网结构50经由穿透衬底10的接触通路161将电力导引到源极/漏极区域122。

如图1B中所展示，由于电网结构50形成于衬底10的背面上，所以电力从衬底10的背面而非源极/漏极区域122的顶部导引到源极/漏极区域122。因此，可释放源极/漏极区域122上方用于信号连接的金属布线的来源。例如，可释放源极/漏极区域122上方的MD 132用于信号连接。

为利用MD 132用于信号连接，需要隔离层来隔离MD 132与源极/漏极区域122。参考图2A，其是说明根据本发明的实施例的单元2的图式。除单元2进一步包含源极/漏极区域122与MD 132之间的隔离层172之外，单元2类似于图1A到1C中的单元1。由于隔离层172，MD132可用于信号连接。例如，MD 132可进一步在y方向上延伸以用于信号连接。

然而，隔离层172的位置并非本揭露的限制，只要隔离层172可隔离MD 132与源极/漏极区域122以用于信号连接。

参考图2B，其是说明根据本发明的实施例的单元2'的图式。除隔离层的位置之外，单元2'类似于单元2。明确来说，单元2'包含位于MD 132之间且将MD 132分成上MD132_1及下MD 132_2的隔离层172'。上MD 132_1可因此用于信号连接。例如，上MD132_1可进一步在y方向上延伸以用于信号连接。

从上述实施例看，半导体装置可使用MD用于信号连接且因此提供额外资源用于信号连接。以下段落描述利用MD用于信号连接的示范实施例。

图3A及3B是说明根据本发明的第一实施例的单元3的图式。图3A是示意性俯视图，且图3B是沿图3A中的线C-C'取得的横截面图。

单元3包含衬底11。在实施例中，衬底11包含硅衬底。还可包含其它元素半导体，例如锗及金刚石。替代地，衬底11可包含化合物半导体，例如碳化硅、砷化镓、砷化铟或磷化铟。进一步来说，衬底11可任选地包含SOI结构。

此外，单元3进一步包含衬底11的第一侧上的晶体管层12。晶体管层12包含其中形成一或多个晶体管的主动区域。例如，晶体管层12包含用于沉积多晶硅栅极材料以形成晶体管的栅极端子的栅极区域211及212，且源极/漏极区域221及222包含外延硅、外延硅锗及/或适合于形成晶体管的源极/漏极端子的其它外延材料。

另外，单元3进一步包含晶体管层12上的电介质层13。电介质层13包含形成于主动区域上的导电条作为上述MD。例如，电介质层13包含形成于源极/漏极区域221上且朝向源极/漏极区域222延伸的导电条231。更明确来说，导电条231连接于源极/漏极区域221及222之间用于信号连接。

在图3A及3B的实施例中，导电条231经布置以在源极/漏极区域221及222之间传送信号。因此，导电条231与源极/漏极区域221(或222)之间无隔离层。由于此类配置，导电条231桥接于源极/漏极区域221与222之间。

在图3A及3B的实施例中，导电条231经配置为笔直条。然而，此并非本揭露的限制。图4是说明根据本发明的第二实施例的单元4的图式。单元4包含衬底21。在实施例中，衬底21包含硅衬底。还可包含其它元素半导体，例如锗及金刚石。替代地，衬底21可包含化合物半导体，例如碳化硅、砷化镓、砷化铟或磷化铟。进一步来说，衬底21可任选地包含SOI结构。

此外，单元4进一步包含衬底21的第一侧上的晶体管层22。晶体管层22包含其中形成一或多个晶体管的主动区域。例如，晶体管层22包含用于沉积多晶硅栅极材料以形成晶体管的栅极端子的栅极区域(图4中未展示)，且源极/漏极区域321及322包含外延硅、外延硅锗及/或适合于形成晶体管的源极/漏极端子的其它外延材料。

另外，单元4进一步包含晶体管层22上的电介质层23。电介质层23包含形成于主动区域上的导电条作为上述MD。例如，电介质层23包含形成于源极/漏极区域321上且朝向源极/漏极区域322延伸的导电条331。更明确来说，导电条231连接于源极/漏极区域321与322之间用于信号连接。在此实施例中，导电条331路由通过源极/漏极区域321与322之间的两个转角，其提供信号连接的更大灵活性。

图5A及5B是说明根据本发明的第三实施例的单元5的图式。图5A是示意性俯视图，且图5B是沿图5A中的线D-D'取得的横截面图。

单元5包含衬底31。在实施例中，衬底31包含硅衬底。还可包含其它元素半导体，例如锗及金刚石。替代地，衬底31可包含化合物半导体，例如碳化硅、砷化镓、砷化铟或磷化铟。进一步来说，衬底31可任选地包含SOI结构。

此外，单元5进一步包含衬底31的第一侧上的晶体管层32。晶体管层32包含其中形成一或多个晶体管的主动区域。例如，晶体管层32包含用于沉积多晶硅栅极材料以形成晶体管的栅极端子的栅极区域411及412，且源极/漏极区域421及422包含外延硅、外延硅锗及/或适合于形成晶体管的源极/漏极端子的其它外延材料。

另外，单元5进一步包含晶体管层32上的电介质层33。电介质层33包含形成于主动区域上的导电条作为上述MD。例如，电介质层33包含形成于源极/漏极区域422上且朝向源极/漏极区域421延伸的导电条431。此外，单元5进一步包含电介质层33上的第一金属层34。第一金属层34包含在x方向上延伸的金属条451。更明确来说，导电条431的端经由接触通路441连接到金属条451，而导电条431的另一端连接到源极/漏极区域422。

在图5A及5B的实施例中，导电条431经布置以在源极/漏极区域422与金属条451之间传送信号。因此，导电条431与源极/漏极区域421之间存在隔离层461以隔离导电条431与源极/漏极区域421。

图6A及6B是说明根据本发明的第四实施例的单元6的图式。图6A是示意性俯视图，且图6B是沿图6A中的线E-E'取得的横截面图。

单元6包含衬底41。在实施例中，衬底41包含硅衬底。还可包含其它元素半导体，例如锗及金刚石。替代地，衬底41可包含化合物半导体，例如碳化硅、砷化镓、砷化铟或磷化铟。进一步来说，衬底41可任选地包含SOI结构。

此外，单元6进一步包含衬底41的第一侧上的晶体管层42。晶体管层42包含其中形成一或多个晶体管的主动区域。例如，晶体管层42包含用于沉积多晶硅栅极材料以形成晶体管的栅极端子的栅极区域511及512，且源极/漏极区域521及522包含外延硅、外延硅锗及/或适合于形成晶体管的源极/漏极端子的其它外延材料。

另外，单元6进一步包含晶体管层42上的电介质层43。电介质层43包含形成于主动区域上的导电条作为上述MD。例如，电介质层43包含导电条531。此外，单元6进一步包含电介质层43上的第一金属层44。第一金属层44包含在x方向上延伸的金属条551及552。更明确来说，导电条531的端经由接触通路541连接到金属条551，而导电条531的另一端经由接触通路542连接到金属条552。

在图6A及6B的实施例中，导电条531经布置以在金属条551与金属条552之间传送信号。因此，导电条531与源极/漏极区域521之间存在隔离层561以隔离导电条531与源极/漏极区域521。导电条531与源极/漏极区域522之间存在隔离层562以隔离导电条531与源极/漏极区域522。

图7A及7B是说明根据本发明的第五实施例的单元7及单元8的图式。图7A是示意性俯视图，且图7B是沿图7A中的线F-F'取得的横截面图。单元7及单元8布置于y方向上且集成于半导体装置中。

单元7及单元8共享衬底51。在实施例中，衬底51包含硅衬底。还可包含其它元素半导体，例如锗及金刚石。替代地，衬底51可包含化合物半导体，例如碳化硅、砷化镓、砷化铟或磷化铟。进一步来说，衬底51可任选地包含SOI结构。

此外，单元7包含衬底51的第一侧上的晶体管层52。晶体管层52包含其中形成一或多个晶体管的主动区域。例如，晶体管层52包含用于沉积多晶硅栅极材料以形成晶体管的栅极端子的栅极区域611及612，且源极/漏极区域621及622包含外延硅、外延硅锗及/或适合于形成晶体管的源极/漏极端子的其它外延材料。

单元8包含衬底51的第一侧上的晶体管层62，其中晶体管层62及晶体管层52共面。晶体管层62包含其中形成一或多个晶体管的主动区域。例如，晶体管层62包含用于沉积多晶硅栅极材料以形成晶体管的栅极端子的栅极区域711及712，且源极/漏极区域721及722包含外延硅、外延硅锗及/或适合于形成晶体管的源极/漏极端子的其它外延材料。

另外，单元7进一步包含晶体管层52上的电介质层53，且单元8进一步包含晶体管层62上的电介质层63。电介质层53及电介质层63共面。电介质层53及63中的每一者包含形成于主动区域上的导电条作为上述MD。在此实施例中，导电条631在y方向上延伸横跨单元7与单元8之间的边界BD。明确来说，导电条631连接于源极/漏极区域621与源极/漏极区域722之间用于信号连接。

在此实施例中，单元7及8中的每一者包含两个源极/漏极区域，即，单元7及8的单元高度相等。由于此配置，边界BD经界定为紧邻定位且具有相等单元高度的单元之间的边界。

然而，在其它实施例中，单元可包含用于特定功能的更多源极/漏极区域。因此，单元高度可更长。参考图7C，单元70的单元高度H70是单元80的单元高度H80的两倍，因为单元70包含比单元80更多的源极/漏极区域。由于此配置，边界经界定为紧邻定位且具有不同单元高度的单元之间的边界。

在图7A及7B的实施例中，导电条631经布置以在源极/漏极区域621与源极/漏极区域722之间传送信号。因此，导电条631与源极/漏极区域622之间存在隔离层661以隔离导电条631与源极/漏极区域622。另外，导电条631与源极/漏极区域721之间存在隔离层761以隔离导电条631与源极/漏极区域721。

图8A及8B是说明根据本发明的第六实施例的单元7'及单元8'的图式。图8A是示意性俯视图，且图8B是沿图8A中的线G-G'取得的横截面图。单元7'及单元8'布置于y方向上且集成于半导体装置中。

单元7'及单元8'共享衬底51'。在实施例中，衬底51'包含硅衬底。还可包含其它元素半导体，例如锗及金刚石。替代地，衬底51'可包含化合物半导体，例如碳化硅、砷化镓、砷化铟或磷化铟。进一步来说，衬底51'可任选地包含SOI结构。

此外，单元7'包含衬底51'的第一侧上的晶体管层52'。晶体管层52'包含其中形成一或多个晶体管的主动区域。例如，晶体管层52'包含用于沉积多晶硅栅极材料以形成晶体管的栅极端子的栅极区域611'及612'，且源极/漏极区域621'及622'包含外延硅、外延硅锗、及/或适合于形成晶体管的源极/漏极端子的其它外延材料。

单元8'包含衬底51'的第一侧上的晶体管层62'，其中晶体管层62'及晶体管层52'共面。晶体管层62'包含其中形成一或多个晶体管的主动区域。例如，晶体管层62'包含用于沉积多晶硅栅极材料以形成晶体管的栅极端子的栅极区域711'及712'，且源极/漏极区域721'及722'包含外延硅、外延硅锗及/或适合于形成晶体管的源极/漏极端子的其它外延材料。

另外，单元7'进一步包含晶体管层52'上的电介质层53'，且单元8'进一步包含晶体管层62'上的电介质层63'。电介质层53'及电介质层63'共面。电介质层53'及63'中的每一者包含形成于主动区域上的导电条作为上述MD。在此实施例中，导电条631'在y方向上延伸横跨单元7'与单元8'之间的边界BD'。

此外，单元7'包含电介质层53'上的第一金属层54'，且单元8'包含电介质层63'上的第一金属层64'，其中第一金属层54'及第一金属层64'共面。第一金属层54'及第一金属层64'中的每一者包含在x方向上延伸的金属条。例如，第一金属层54'包含在x方向上延伸的金属条651'。明确来说，导电条631'的端经由接触通路641'连接到金属条651'，而导电条631'的另一端连接到源极/漏极区域722'。

在图8A及8B的实施例中，导电条631'经布置以在源极/漏极区域722'与金属条651'之间传送信号。因此，导电条631'与源极/漏极区域621'之间存在隔离层662'以隔离导电条631'与源极/漏极区域621'。此外，导电条631'与源极/漏极区域622'之间存在隔离层661'以隔离导电条631'与源极/漏极区域622'。此外，导电条631'与源极/漏极区域721'之间存在隔离层761'以隔离导电条631'与源极/漏极区域721'。

图9A及9B是说明根据本发明的第七实施例的单元7”及单元8”的图式。图9A是示意性俯视图，且图9B是沿图9A中的线H-H'取得的横截面图。单元7”及单元8”布置于y方向上且集成于半导体装置中。

单元7”及单元8”共享衬底51”。在实施例中，衬底51”包含硅衬底。还可包含其它元素半导体，例如锗及金刚石。替代地，衬底51”可包含化合物半导体，例如碳化硅、砷化镓、砷化铟或磷化铟。进一步来说，衬底51”可任选地包含SOI结构。

此外，单元7”包含衬底51”的第一侧上的晶体管层52”。晶体管层52'包含其中形成一或多个晶体管的主动区域。例如，晶体管层52”包含用于沉积多晶硅栅极材料以形成晶体管的栅极端子的栅极区域611”及612”，且源极/漏极区域621”及622”包含外延硅、外延硅锗及/或适合于形成晶体管的源极/漏极端子的其它外延材料。

单元8”包含衬底51”的第一侧上的晶体管层62”，其中晶体管层62”及晶体管层52”共面。晶体管层62”包含其中形成一或多个晶体管的主动区域。例如，晶体管层62”包含用于沉积多晶硅栅极材料以形成晶体管的栅极端子的栅极区域711”及712”及包含外延硅、外延硅锗及/或适合于形成晶体管的源极/漏极端子的其它外延材料的源极/漏极区域721”及722”。

另外，单元7”进一步包含晶体管层52”上的电介质层53”，且单元8”进一步包含晶体管层62”上的电介质层63”。电介质层53”及电介质层63”共面。电介质层53”及63”中的每一者包含形成于主动区域上的导电条作为上述MD。在此实施例中，导电条631”在y方向上延伸横跨单元7”与单元8”之间的边界BD”。

此外，单元7”包含电介质层53”上的第一金属层54”，而单元8”包含电介质层63”上的第一金属层64”，其中第一金属层54”及第一金属层64”共面。第一金属层54”及第一金属层64”中的每一者包含在x方向上延伸的金属条。例如，第一金属层54”包含在x方向上延伸的金属条651”，而第一金属条包含在x方向上延伸的金属条751”。明确来说，导电条631”的端经由接触通路641”连接到金属条651”，而导电条631”的另一端经由接触通路741”连接到金属条751”。

在图9A及9B的实施例中，导电条631”经布置以在金属条651”与金属条751”之间传送信号。因此，导电条631”与源极/漏极区域621”之间存在隔离层662”以隔离导电条631”与源极/漏极区域621”。而且，导电条631”与源极/漏极区域622”之间存在隔离层661”以隔离导电条631”与源极/漏极区域622”。此外，导电条631”与源极/漏极区域721”之间存在隔离层761”以隔离导电条631”与源极/漏极区域721”。此外，导电条631”与源极/漏极区域722”之间存在隔离层762”以隔离导电条631”与源极/漏极区域722”。

在上述实施例中，导电条延伸横跨两个单元之间的边界以用于信号连接。然而，此并非本揭露的限制。在其它实施例中，导电条可延伸横跨两个以上单元。

图10是说明根据本发明的实施例的导电条1001的路由的图式。如图10中所展示，导电条1001路由通过两个转角且跨越三个单元，其中导电条1001连接于两个源极/漏极区域之间用于信号连接。所属领域的技术人员应易于在阅读图4、图7A及7B的实施例之后理解图10的实施例。

图11是说明根据本发明的另一实施例的导电条1101的路由的图式。如图11中所展示，导电条1101路由通过两个转角且跨越三个单元，其中导电条1101的端经由接触通路1103连接到金属条1102，而导电条1101的另一端连接到源极/漏极区域用于信号连接。所属领域的技术人员应易于在阅读图8A及8B的实施例之后理解图11的实施例。

图12是说明根据本发明的又一实施例的导电条1201的路由的图式。如图12中所展示，导电条1201路由通过两个转角且跨越三个单元，其中导电条1201的端经由接触通路1203连接到金属条1202，而导电条1201的另一端经由接触通路1205连接到金属条1204用于信号连接。所属领域的技术人员应易于在阅读图9A及9B的实施例之后理解图12的实施例。

图13A及13B是说明根据本发明的实施例的导电条与栅极区域之间的连接的图式。如图13A中所展示，导电条1301通过作为桥接件的金属条1303连接到栅极区域1302。明确来说，金属条1303的端经由接触通路1304连接到导电条1301，而金属条1303的另一端经由接触通路1305连接到栅极区域1302。

如图13B中所展示，导电条1306通过作为桥接件的金属条1308连接到栅极区域1307。明确来说，金属条1308的端经由接触通路1309连接到导电条1306，而金属条1308的另一端经由接触通路1310连接到栅极区域1307。

图13A及13B的实施例提出导电条与栅极区域之间的连接，其提供电路设计的更大灵活性。

图14是说明根据本发明的实施例的制造半导体装置的方法1400的流程图。假如结果大体上相同，那么无需依准确顺序执行图14中的操作。方法1400可概述如下。

在操作1401中，提供衬底。

在操作1402中，在衬底的第一侧上形成晶体管层，其中晶体管层包含用于形成晶体管的多个主动区域。

在操作1403中，在第一主动区域上形成导电条，其中导电条朝向第二主动区域延伸用于信号连接。

在操作1404中，在晶体管层上形成覆盖连接条的电介质层。

在操作1405中，在与第一侧对置的衬底的第二侧上形成电网结构，其中电网结构经布置以将电源导引到晶体管层。

所属领域的技术人员应易于在阅读上述实施例之后理解方法1400。为简洁起见，此处省略方法1400的详细描述。

图15是说明根据本发明的实施例的系统1500的图式。系统1500包含存储装置1501及处理器1502。存储装置1501经布置以存储程序代码PROG。当由处理器1502加载及执行时，程序代码指示处理器1502执行以下操作：提供衬底；在衬底的第一侧上形成晶体管层，其中晶体管层包含用于形成晶体管的端子的多个主动区域；在第一主动区域上形成朝向第二主动区域延伸的导电条用于信号连接；在晶体管层上形成覆盖导电条的电介质层；及在与第一侧对置的衬底的第二侧上形成电网结构，其中电网结构经布置以将电源导引到晶体管层。

所属领域的技术人员应易于在阅读上述实施例之后理解系统1500的操作。为简洁起见，此处省略系统1500的详细描述。

在一些实施例中，揭露一种半导体装置。所述半导体装置包含衬底、晶体管层、电介质层及电网结构。所述晶体管层安置于所述衬底的第一侧上且包含用于形成晶体管的多个主动区域。所述电介质层安置于所述晶体管层上且包含安置于第一主动区域上且朝向第二主动区域延伸的导电条用于信号连接。所述电网结构安置于与所述第一侧对置的所述衬底的第二侧上且经布置以将电源导引到所述晶体管层。

在一些实施例中，揭露一种制造半导体装置的方法。所述方法包含：提供衬底；在所述衬底的第一侧上形成晶体管层，其中所述晶体管层包含用于形成晶体管的端子的多个主动区域；在第一主动区域上形成朝向第二主动区域延伸的导电条用于信号连接；在所述晶体管层上形成覆盖所述连接条的电介质层；及在与所述第一侧对置的所述衬底的第二侧上形成电网结构，其中所述电网结构经布置以将电源导引到所述晶体管层。

在一些实施例中，揭露一种系统。所述系统包含存储装置及处理器。所述存储装置经布置以存储程序代码PROG。当由所述处理器加载及执行时，所述程序代码指示所述处理器执行以下操作：提供衬底；在所述衬底的第一侧上形成晶体管层，其中所述晶体管层包含用于形成晶体管的端子的多个主动区域；在第一主动区域上形成朝向第二主动区域延伸的导电条用于信号连接；在所述晶体管层上形成覆盖所述导电条的电介质层；及在与所述第一侧对置的所述衬底的第二侧上形成电网结构，其中所述电网结构经布置以将电源导引到所述晶体管层。

符号说明

1:单元

2:单元

2':单元

3:单元

4:单元

5:单元

6:单元

7:单元

7':单元

7”:单元

8:单元

8':单元

8”:单元

10:衬底

11:衬底

12:晶体管层

13:电介质层

20:晶体管层

21:衬底

22:晶体管层

23:电介质层

30:电介质层

31:衬底

32:晶体管层

33:电介质层

34:第一金属层

40:第一金属层/M0层

41:衬底

42:晶体管层

43:电介质层

44:第一金属层

50:电网结构

51:衬底

51':衬底

51”:衬底

52:晶体管层

52':晶体管层

52”:晶体管层

53:电介质层

53':电介质层

53”:电介质层

54':第一金属层

54”:第一金属层

62:晶体管层

62':晶体管层

62”:晶体管层

63:电介质层

63':电介质层

63”:电介质层

64':第一金属层

64”:第一金属层

70:单元

80:单元

111:栅极区域

112:栅极区域

121:源极/漏极区域

122:源极/漏极区域

123:源极/漏极区域

131:MD

132:MD

132_1:上MD

132_2:下MD

133:MD

141:接触通路

151:金属条

161:接触通路

172:隔离层

172':隔离层

211:栅极区域

212:栅极区域

221:源极/漏极区域

222:源极/漏极区域

231:导电条

321:源极/漏极区域

322:源极/漏极区域

331:导电条

411:栅极区域

412:栅极区域

421:源极/漏极区域

422:源极/漏极区域

431:导电条

441:接触通路

451:金属条

461:隔离层

511:栅极区域

512:栅极区域

521:源极/漏极区域

522:源极/漏极区域

531:导电条

541:接触通路

542:接触通路

551:金属条

552:金属条

561:隔离层

562:隔离层

611:栅极区域

611':栅极区域

611”:栅极区域

612:栅极区域

612':栅极区域

612”:栅极区域

621:源极/漏极区域

621':源极/漏极区域

621”:源极/漏极区域

622:源极/漏极区域

622':源极/漏极区域

622”:源极/漏极区域

631:导电条

631':导电条

631”:导电条

641':接触通路

641”:接触通路

651':金属条

651”:金属条

661:隔离层

661':隔离层

661”:隔离层

662':隔离层

662”:隔离层

711:栅极区域

711':栅极区域

711”:栅极区域

712:栅极区域

712':栅极区域

712”:栅极区域

721:源极/漏极区域

721':源极/漏极区域

721”:源极/漏极区域

722:源极/漏极区域

722':源极/漏极区域

722”:源极/漏极区域

741”:接触通路

751”:金属条

761:隔离层

761':隔离层

761”:隔离层

762”:隔离层

1001:导电条

1101:导电条

1102:金属条

1103:接触通路

1201:导电条

1202:金属条

1203:接触通路

1204:金属条

1205:接触通路

1301:导电条

1302:栅极区域

1303:金属条

1304:接触通路

1305:接触通路

1306:导电条

1307:栅极区域

1308:金属条

1309:接触通路

1310:接触通路

1400:方法

1401:操作

1402:操作

1403:操作

1404:操作

1405:操作

1500:系统

1501:存储装置

1502:处理器

BD:边界

BD':边界

BD”:边界

H70:单元高度

H80:单元高度

PROG:程序代码