具体实施方式

以下描述了组件和配置的具体范例，以简化本公开的实施例。当然，这些实施例仅用以例示，并非意图限制本公开的范围。举例而言，在叙述中第一部件形成于第二部件之上，可能包含形成第一和第二部件直接接触的实施例，也可能包含额外的部件形成于第一和第二部件之间，使得第一和第二部件不会直接接触的实施例。另外，本公开的实施例可能在许多范例中重复参照标号及/或字母。这些重复的目的是为了简化和清楚，除非内文中特别说明，其本身并非代表各种实施例及/或所讨论的配置之间有特定的关系。

此外，为易于说明，本文中可能使用例如“之下(beneath)”、“下面(below)”、“下部的(lower)”、“上方(above)”、“上部的(upper)”等空间相对关系用语来阐述图中所示的一个元件或特征与另一(其他)元件或特征的关系。所述空间相对关系用语旨在除图中所示出的取向外亦囊括元件在使用或操作中的不同取向。所述装置可具有其他取向(旋转90度或处于其他取向)且本文中所用的空间相对关系描述语可同样相应地进行解释。

理应理解，当形成一个部件在另一个部件之上(on)、与另一个部件相连(connected to)、及/或与另一个部件耦合(coupled to)，其可能包含形成这些部件直接接触的实施例，并且也可能包含形成额外的部件介于这些部件之间，使得这些部件不会直接接触的实施例。

应当理解，尽管这里可以使用术语第一，第二，第三等来描述各种元件、部件、区域、层或区段(sections)，但是这些元件、部件、区域、层或区段不受这些术语的限制。相反，这些术语仅用于将一个元件、组件、区域、层或区段与另一个区域、层或区段所区分开。因此，在不脱离本发明进部性构思的教导的情况下，下列所讨论的第一元件、组件、区域、层或区段可以被称为第二元件、组件、区域、层或区段。

除非内容中另有所指，否则当代表定向(orientation)、布局(layout)、位置(location)、形状(shapes)、尺寸(sizes)、数量(amounts)，或其他量测(measures)时，则如在本文中所使用的例如“同样的(same)”、“相等的(equal)”、“平坦的(planar)”，或是“共面的(coplanar)”等术语(terms)并非必要意指一精确地完全相同的定向、布局、位置、形状、尺寸、数量，或其他量测，但其意指在可接受的差异内，是包含差不多完全相同的定向、布局、位置、形状、尺寸、数量，或其他量测，而举例来说，所述可接受的差异是可因为制造流程(manufacturing processes)而发生。术语“大致地(substantially)”是可被使用在本文中，以表现出此意思。举例来说，如大致地相同的(substantially the same)、大致地相等的(substantially equal)，或是大致地平坦的(substantially planar)，是为精确地相同的、相等的，或是平坦的，或者是其是可为在可接受的差异内的相同的、相等的，或是平坦的，而举例来说，所述可接受的差异是可因为制造流程而发生。

在本公开中，一半导体元件通常意指可通过利用半导体特性(semiconductorcharacteristics)运行的一元件，而一光电元件(electro-optic device)、一发光显示元件(light-emitting display device)、一半导体线路(semiconductor circuit)以及一电子元件(electronic device)，是均包括在半导体元件的范畴中。

应当理解，在本公开的描述中，上方(above)(或之上(up))是对应Z方向箭头的该方向，而下方(below)(或之下(down))是对应Z方向箭头的相对方向。

图1为依据本公开一实施例中一种半导体元件100A的顶视示意图。图2为依据本公开图1中沿剖线A-A’的该半导体元件100A的剖视示意图。为了清楚表示，本公开的半导体元件100A的一些部件并未显示在图1中。

请参考图1及图2，在所述的实施例中，半导体元件100A可包括一基底101、一绝缘层103、多个字元线107、多个掺杂区109、多个接触点111、多个位元线115、多个栓塞117、多个电容结构119、一第一导电通孔121、一第一导电层123、多个隔离膜、多个钝化层以及一第一垫结构201。

请参考图1及图2，在所述的实施例中，举例来说，基底101可由下列材料所形成：硅、锗、硅锗(silicon germanium)、碳化硅(silicon carbon)、碳化锗硅(silicongermanium carbon)、镓、砷化镓(gallium arsenide)、砷化铟(indium arsenic)、磷化铟(indium phosphorus)或其他IV-IV族、III-V族或II-VI族半导体材料。绝缘层103可设置在基底101的一上部中。(在图2的剖视图中显示二绝缘层103，但其他数量的绝缘层可使用在其他实施例中。)举例来说，绝缘层103可由一隔离材料所制，例如氧化硅、氮化硅、氮氧化硅、氧化氮化硅、氟掺杂硅(fluoride-doped silicate)。绝缘层103可界定出基底101的多个主动区105。

应当理解，在本公开中，氮氧化硅是表示一物质，此物质含有硅、氮以及氧，而其中氧的一比例大于氮的比例。而氧化氮化硅是表示一物质，此物质含有硅、氮以及氧，而其中氮的一比例大于氧的比例。

请参考图1及图2，在所述的实施例中，多个字元线107可设置在基底101的上部中，且相互间隔设置。每一主动区105可贯穿其中二字元线107。多个字元线107可包括多个字元线隔离层107-1、多个字元线电极107-2以及多个字元线盖层107-3，多个字元线隔离层107-1朝内设置在基底101中，多个字元线电极107-2分别地对应设置在多个字元线隔离层107-1上，多个字元线盖层107-3分别地对应设置在多个字元线电极107-2上。

请参考图1及图2，在所述的实施例中，举例来说，多个字元线隔离层107-1可由一隔离材料所制，该隔离材料具有一介电常数，该介电常数约4.0或更大。(除非另有说明，否则所有在文中所提及的所有介电常数是相对于一真空。)具有约4.0或更大的介电常数的该隔离材料，可为氧化铪(hafnium oxide)、氧化锆(zirconium oxide)、氧化铝(aluminumoxide)、氧化钛(titanium oxide)、氧化镧(lanthanum oxide)、锶酸钛(strontiumtitanate)、铝酸镧(lanthanum aluminate)、氧化钇(yttrium oxide)、三氧化锗(gallium(III)trioxide)、钆镓氧化物(gadolinium gallium oxide)、锆钛酸铅(lead zirconiumtitanate)、锶钛酸钡(barium strontium titanate)或其混合物。或者是，在其他实施例中，该隔离材料可为氧化硅、氮化硅、氮氧化硅、氧化氮化硅，或其类似物。

请参考图1及图2，在所述的实施例中，举例来说，多个字元线电极107-2可由一导电材料所制，例如掺杂多晶硅、硅锗、金属、金属合金、硅化金属、氮化金属、碳化金属或含有其组合的多层。金属可为铝、铜、钨或钴。硅化金属可为硅化镍、硅化铂、硅化钛、硅化钼、硅化钴、硅化钽、硅化钨或其类似物。举例来说，多个字元线盖层107-3可由一隔离材料所制，该隔离材料具有一介电常数，该介电常数约为4.0或更大。

请参考图1及图2，在所述的实施例中，多个掺杂区109可设置在基底101中。多个掺杂区109可掺杂有一掺杂物(dopant)，例如磷、砷或锑(antimony)。多个掺杂区109可包括一第一掺杂区109-1与两个第二掺杂区109-2。第一掺杂区109-1可设置在其中二字元线107之间。每一第二掺杂区109-2可分别对应设置在多个字元线107与绝缘层103之间。

请参考图1及图2，在所述的实施例中，多个隔离膜可设置在基底101上。举例来说，多个隔离膜可由下列材料所制：氮化硅、氧化硅、氮氧化硅、流动氧化物(flowable oxide)、东燃硅氮烷(tonen tilazen)、未经掺杂硅玻璃(undoped silica glass)、硼硅玻璃(borosilica glass)、磷硅玻璃(phosphosilica glass)、硼磷硅玻璃(borophosphosilicaglass)、等离子体增强四乙氧基硅烷(plasma enhanced tetra ethyl orthosilicate)、硅氟玻璃(fluoride silicate glass)、碳掺杂氧化硅(carbon doped silicon oxide)、干凝胶(xerogel)、气凝胶(aerogel)、非晶氟化碳(amorphous fluorinated carbon)、有机硅玻璃(organo silicate glass)、聚对二甲苯(parylene)、双苯并环丁烯(bis-benzocyclobutenes)、聚酰亚胺(polyimide)、多孔聚合材料(porous polymericmaterial)或其组合，但并不以此为限。多个隔离膜均可由相同材料所制，但并不以此为限。多个隔离膜可包括一第一隔离膜501、一第二隔离膜503、一第三隔离膜505、一第四隔离膜507、一第五隔离膜509、一第六隔离膜511以及一第七隔离膜513。

参考图1及图2，在所述的实施例中，第一隔离膜501可设置在基底101上。多个接触点111可设置在第一隔离膜501中。多个接触点111可由一导电材料所制，例如掺杂多晶硅、金属、氮化金属或硅化金属。对于每一主动区105而言，多个接触点111可包括一第一接触点111-1以及两个第二接触点111-2。第一接触点111-1可设置在第一掺杂区109-1。该两个第二接触点111-2可分别对应设置在该两个第二掺杂区109-2上。

请参考图1及图2，在所述的实施例中，第二隔离膜503可设置在第一隔离膜501上。多个位元线接触点113可设置在第二隔离膜503中以及设置在多个主动区105中。(图2的剖视图中仅显示一个位元线接触点113。)对于每一主动区105而言，位元线接触点113可设置在第一接触点111-1上。多个位元线接触点113可由与第一接触点111-1相同的材料所制，但并不以此为限。第三隔离膜505可设置在第二隔离膜503上。多个位元线115可设置在第三隔离膜505中。(图2的剖视图中仅显示一个位元线115。)对于每一主动区105而言，位元线115可设置在相对应的位元线接触点113上。多个位元线115可由一导电材料所制，例如钨、铝、镍或钴。

请参考图1及图2，在所述的实施例中，第四隔离膜507可设置在第三隔离膜505上。可设置多个电容栓塞117以穿经第四隔离膜507、第三隔离膜505以及第二隔离膜503。对于每一主动区105而言，其中两个电容栓塞117可分别对应设置在该两个第二接触点112-2上。多个电容栓塞117可由以下材料所制：掺杂多晶硅，钛、氮化钛、钽、氮化钽、钨、铜、铝或铝合金。第五隔离膜509可设置在第四隔离膜507上。多个电容结构119可设置在第五隔离膜509中并分别对应设置在多个电容栓塞117上。

请参考图1及图2，在所述的实施例中，多个电容结构119可包括多个电容底电极119-1、一电容隔离层119-2以及一电容顶电极119-3，多个电容底电极119-1朝内设置在第五隔离膜509中，电容隔离层119-2可设置在多个电容底电极119-1上，电容顶电极119-3可设置在电容隔离层119-2上。多个电容底电极119-1可由掺杂多晶硅、金属或硅化金属所制。电容隔离层119-2可由一单一层所形成，该单一层含有一隔离材料，该隔离材料具有一介电常数，该介电常数约为4.0或更大。电容顶电极119-3可由掺杂多晶硅或金属所制。或者是，在另一实施例中，电容隔离层119-2可由一堆迭层所形成，该堆迭层由氧化硅、氮化硅以及氧化硅所组成。

请参考图1及图2，在所述的实施例中，第六隔离膜511可设置在电容顶电极119-3上。第七隔离膜513可设置在第六隔离膜511上。第一导电通孔121可设置在第六隔离膜511中，并位在电容顶电极119-3上。举例来说，第一导电通孔121可由金属、金属合金、硅酸盐、硅化物、多晶硅、非晶硅(amorphous silicon)或其他半导体相容导电材料所制。第一导电层123可设置在第七隔离膜513中，并位在第一导电通孔121上。举例来说，第一导电层123可由一导电材料所制，例如掺杂多晶硅、金属、氮化金属或硅化金属。

请参考图1及图2，在所述的实施例中，多个钝化层可设置在第七隔离膜513上。多个钝化层可包括一第一钝化层601以及一第二钝化层603。第一钝化层601可设置在第七隔离膜513上。举例来说，第一钝化层601可由氧化硅或磷硅玻璃所制。第二钝化层603可设置在第一钝化层601上，举例来说，可由氮化硅、氮氧化硅或氮化氧化硅所制。第一钝化层601可当作是在第二钝化层603与第七隔离膜513之间的一应力缓冲(stress buffer)。为了避免湿气从上进入，则第二钝化层603可当作是一高气相阻障(high vapor barrier)。

请参考图1及图2，在所述的实施例中，一第一垫结构201可设置在第一钝化层601与第二钝化层603中。第一垫结构201可设置在第一导电层123上，并可电性连接到第一导电层123。第一垫结构201可包括一第一下垫203、一第一上垫205以及一第一上凹槽205-1。

请参考图1及图2，在所述的实施例中，第一下垫203可设置在第一钝化层601中，并位在第一导电层123上。第一下垫203可电性连接到第一导电层123。第一下垫203的一厚度可小于第一钝化层601的一厚度。第一下垫203可含镍。第一上垫205可设置在第一钝化层601与第二钝化层603中。第一上垫205可设置在第一下垫203上，并电性连接到第一下垫203。第一上垫205的一顶表面可齐平于第二钝化层603的一顶表面。第一上垫205可含有铂(palladium))、钴(cobalt)或其组合。第一上凹槽205-1可朝内设置在第一上垫205的顶表面上。在顶视图中，第一上凹槽205-1可邻近第一第一上垫205的顶表面的一边缘设置。第一上垫205的顶表面的该边缘可位在接近半导体元件100A的一中心区处，而该半导体元件100A包含多个逻辑部件(logic elements)。换言之，第一上凹槽205-1可非对称地设置在第一上垫205的顶表面上。第一上凹槽205-1的一深度D1对第一垫结构201的一厚度D2的一比率，可介于1：10到1：20之间。

为了确保一半导体元件的品质，可通过使用一探针尖(probe tip)来执行一检验制程(inspection process)，而该探针尖配置在一悬臂(cantilever)上，以直接接触一垫结构的一顶表面，并测量电子讯号。然而，由于垫结构的空气暴露(air exposure)，一原生氧化物层(native oxide layer)可形成在垫结构的顶表面上；因此，当执行该检验制程时，探针尖可必须穿透该原生氧化物层，以测量电子讯号。此外，在探针尖的操作期间，可能发生一滑动(slippage)，而该穿透的探针尖可能滑落垫结构的顶表面，并损伤周围的钝化层或隔离层。水气可能从损伤的钝化层或隔离层而进入半导体元件的内部，且可能失去半导体元件的完整性(intactness)。因此，半导体元件可能变得更加易脆，且可能影响半导体元件的品质、良率及效能。

请参考图1及图2，在所述的实施例中，当发生一探针尖的滑动时，第一上凹槽205-1可当作是探针尖的一导引(guide)，以避免滑动的探针尖移出第一上凹槽205-1。因此，即使发生探针尖的滑动，周围的钝化层可维持完整。结果，可改善半导体元件100A的品质、良率及效能。此外，第一上凹槽205-1可接近第一上垫205的顶表面的该边缘设置，该边缘则位在接近半导体元件100A的中心区处。半导体元件100A的中心区可包含多个逻辑部件。换言之，第一上凹槽205-1可接近半导体元件100A的该等逻辑部件设置，并可有效地避免一探针尖朝向半导体元件100A的中心区滑动。

图3为依据本公开一实施例中一种半导体元件100B的顶视示意图。图4为依据本公开图3中沿剖线A-A’的该半导体元件100B的剖视示意图。为了清楚表示，本公开的半导体元件100B的一些部件并未显示在图3中。

请参考图3及图4，在所述的实施例中，第一上凹槽205-1可设置在第一上垫205的顶表面的一中心处。设置在第一上垫205的顶表面的中心处中的第一上凹槽205-1，可避免一探针尖朝向半导体元件100B的中心区或一周围区处滑动。

图5到图8为依据本公开一实施例中各半导体元件100C、100D、100E、100F的顶视示意图。

请参考图5，半导体元件100C可包括一第一中垫207。特别是，第一垫结构201可包含第一中垫207。第一中垫207可设置在第一上垫205与第一下垫203之间。举例来说，第一中垫207可由镍所制。举例来说，第一下垫203可由金所制，而举例来说，第一上垫205可由铜所制。

请参考图6，半导体元件100D可包括两个间隙子209-1。特别是，第一垫结构201可包含两个间隙子209-1。两个间隙子209-1可贴合到第一垫结构201的两侧。

请参考图7，半导体元件100E可包括一第一基础凹槽(first base groove)123-1以及一第一下凹槽203-1。第一基础凹槽123-1可朝内设置在第一导电层123的顶表面上。第一下垫203可设置在第一导电层123与第一基础凹槽123-1上。第一下凹槽203-1可朝内设置在第一下垫203的顶表面上，并直接位在第一基础凹槽123-1上方。第一上垫205可设置在第一下垫203与第一下凹槽203-1上。第一上凹槽205-1可直接位在第一下凹槽203-1上方。

请参考图8，半导体元件100F可包括一第一中凹槽207-1。第一中垫207可设置在第一下垫203与第一下凹槽203-1上。第一中凹槽207-1可朝内设置在第一中垫207的一顶表面上。第一上垫205可设置在第一中垫207与第一中凹槽207-1上。

图9为依据本公开一实施例中一种半导体元件100G的顶视示意图。图10为依据本公开图9中沿剖线A-A’的该半导体元件100G的剖视示意图。为了清楚表示，本公开的半导体元件100G的一些部件并未显示在图10中。

请参考图9及图10，在所述的实施例中，半导体元件可包括一第二导电通孔125、一重分布层127、一应力释放结构301、一第二垫结构401、一第八隔离膜515、一第三钝化层605以及一第四钝化层607。

请参考图9及图10，在所述的实施例中，应力释放结构(stress reliefstructure)301可设置在第一钝化层601与第二钝化层603中，并远离第一垫结构201设置。应力释放结构301可包括一导电架(conductive frame)303以及多个隔离区段(insulatingsegments)305。导电架303可远离第一垫结构201设置，并可具有一网形(mesh shape)。意即，导电架303的组件可相互连接。举例来说，导电架303可由一导电材料所制，例如金属、氮化金属，或硅化金属。多个隔离区段305可设置在导电架303内，并可具有一正方形形状。多个隔离区段305可由与第七隔离膜513相同材料所制，但并不以此为限。或者是，在其他实施例中，多个隔离区段305可由一材料所制，该材料包含聚酰亚胺(polyimide)或环氧基(epoxy-based)材料。应力释放结构301可当作是一减震垫(cushion)，以减少一布线制程(wiring process)的一应力(stress)。

请参考图9及图10，在所述的实施例中，第八隔离膜515可设置在第二钝化层603上，并可由与第七隔离膜513相同的材料所制，但并不以此为限。第二导电通孔125可设置在第八隔离膜515中，并位在第一上垫205上。第二导电通孔125可由与第一导电通孔121相同的材料所制，但并不以此为限。重分布层127可设置在第八隔离膜515上。重分布层127可设置在第一垫结构201与应力释放结构301的上方。举例来说，重分布层127可由锡、镍、铜、金、铝或其合金所制。重分布层127可电性连接到第二导电通孔125。

请参考图9及图10，在所述的实施例中，第三钝化层605可设置在第八隔离膜515与重分布层127上。第三钝化层605可由与第一钝化层601相同的材料所制，但并不以此为限。第四钝化层607可设置在第三钝化层605上，并可由与第二钝化层603相同的材料所制，但并不以此为限。第二垫结构401可设置在第四钝化层607与第三钝化层605中。第二垫结构401可设置在重分布层127上。第二垫结构401可直接设置在应力释放结构301的上方，并高于第一垫结构201。第二垫结构401可电性连接到重分布层127，并电性耦接到第一垫结构201。第二垫结构401可包括一第二下垫403、一第二上垫405以及一第二上凹槽405-1。

请参考图9及图10，在所述的实施例中，第二下垫403可设置在第三钝化层605中，并位在重分布层127上。第二下垫403可由噢第一下垫203相同的材料所制，但并不以此为限。第二上垫405可设置在第三钝化层605与第四钝化层607中。第二上垫405可设置在第二下垫403上。第二上垫405的一顶表面可齐平于第四钝化层607的一顶表面。第二上垫405可由与第一上垫205相同的材料所制，但并不以此为限。第二上凹槽205-1可朝内设置在第二上垫405的顶表面上。第二上凹槽405-1的一深度D3对第二垫结构401的一厚度D4的一比率，可介于1∶10到1∶20之间。

图11为依据本公开一实施例中另一种半导体元件100I的剖视示意图。

请参考图11，半导体元件100I可包括一第二基础凹槽127-1以及一第二下凹槽403-1。第二基础凹槽127-1可朝内设置在重分布层127的一顶表面上。第二下垫403可设置在重分布层127与第二基础凹槽127-1上。第二下凹槽403-1可朝内设置在第二下垫403的一顶表面上，并直接位在第二基础凹槽127-1上方。第二上垫405可设置在第二下垫403与第二下凹槽403-1上。第二上凹槽405-1可直接位在第二下凹槽403-1上方。

图12为依据本公开一实施例中一种半导体元件100J的顶视示意图。图13为依据本公开图12中沿剖线A-A’的该半导体元件100J的剖视示意图。为了清楚表示，本公开的半导体元件100J的一些部件并未显示在图13中。

请参考图12，半导体元件100J可包括一应力缓冲层129。应力缓冲层129可设置在第八隔离膜515中，并位在重分布层127与应力释放结构301之间。应力缓冲层129可直接设置在第二垫结构401下方。应力缓冲层129可应用来吸收及重分布应力，该应力是集中在多个下层，并由剪应力(shear stresses)所产生，而该等剪应力是由于一布线制程的热膨胀错置(thermal expansion mismatches)与一般应力(normal stresses)所产生。举例来说，应力缓冲层129可由一材料所制，该材料具有一热膨胀系数以及一杨氏模量(Young’sModulus)，而热膨胀系数小于约20ppm/℃，而杨氏模量小于约15GPa。特别是，应力缓冲层129可由一材料所制，该材料包含聚酰亚胺(polyimide)或环氧基(epoxy-based)材料。应力缓冲层129可具有一厚度，约在及之间。较佳者，应力缓冲层129的厚度可在与之间。

图14为依据本公开一实施例中一种半导体元件100A的制备方法10的流程示意图。图15为依据本公开一实施例中一种半导体元件100A的顶视示意图。图16为依据本公开图15中沿剖线A-A’的剖视示意图。为了清楚表示，本公开的半导体元件的一些部件并未显示在图16中。

请参考图14至图16，在步骤S11，在所述的实施例中，可提供一基底101，且一绝缘层103、多个字元线107以及多个掺杂区109可形成在基底101中。绝缘层103可界定出多个主动区105。多个主动区105可相互间隔设置，并沿在一顶视图中的一方向W延伸。多个字元线107可沿一方向X延伸，而方向X相对于方向W倾斜(或成对角线)。每一主动区105可贯穿其中两个字元线107。多个字元线107可包括多个字元线隔离层107-1、多个字元线电极107-2以及多个字元线盖层170-3。多个字元线隔离层107-1可朝内形成在基底101中。多个字元线电极107-2可分别对应形成在多个字元线隔离层107-1上。多个字元线盖层107-3可形成在多个字元线电极107-2上。可执行一平坦化制程以提供一大致平坦表面给界下来的处理步骤，而平坦化制程例如化学机械研磨。

请参考图16，多个掺杂区109可包括一第一掺杂区109-1以及两个第二掺杂区109-2。第一掺杂区109-1可形成在多个字元线107之间。每一第二掺杂区109-2可形成在绝缘层103与其中一字元线107之间。

图17为依据本公开一实施例中一种半导体元件100A的顶视示意图。图18为依据本公开图17中沿剖线A-A’的半导体元件100A的制备方法流程中一部分的剖视示意图。为了清楚表示，本公开的半导体元件的一些部件并未显示在图18中。图19到图24为依据本公开一实施例中制备半导体元件100A的流程的某部分的剖视示意图。

请参考图14、图17以及图18，在步骤S13，在所述的实施例中，多个位元线115可形成在基底101上方。一第一隔离膜501、一第二隔离膜503以及一第三隔离膜505可依序形成在基底101上。对每一主动区105而言，一第一接触点111-1与两个第二接触点111-2可形成在第一隔离膜501中。第一接触点111-1可形成在第一掺杂区109-1上。两个第二接触点111-2可分别对应形成在两个第二掺杂区109-2上。多个位元线接触点113可形成在第二隔离膜503中。多个位元线接触点113可分别对应设置在多个第一接触点111-1上。多个位元线115可形成在第三隔离膜505中。多个位元线115可沿一方向Y延伸，而方向Y相对于方向W倾斜(或成对角线)，并垂直于方向X。多个位元线115可以波形线(wavy lines)实施。多个位元线115可相互间隔设置。在顶视图中，每一位元线115可贯穿其中一主动区105。多个位元线115可电性连接到多个位元线接触点113。

请参考图14以及图19，在步骤S15，在所述的实施例中，多个电容结构119可形成在基底101上。一第四隔离膜507可形成在第三隔离膜505上。可形成多个栓塞117以穿经第四隔离膜507、第三隔离膜505以及第二隔离膜503。对于每一主动区105而言，多个栓塞117可分别对应设置在该两个第二接触点111-2上。

请参考图19，一第五隔离膜509可形成在第四隔离膜507上。多个电容结构119可包括多个电容底电极119-1、一电容隔离层119-2以及一电容顶电极119-3。多个电容底电极119-1可朝内形成在第五隔离膜509中。电容隔离层119-2可形成在多个电容底电极119-1上。电容顶电极119-3可形成在电容隔离层119-2上。可执行一平坦化制程以提供一大致平坦表面给接下来的处理步骤，而平坦化制程例如是化学机械研磨。

请参考图14以及图20，在步骤S17，在所述的实施例中，一第一导电层123、一第一钝化层601以及一第二钝化层603可形成在基底101上方，并可形成一第一垫开孔201-1以穿经第一钝化层601与第二钝化层603。一第六隔离膜511与一第七隔离膜513可依序形成在电容顶电极119-3上。一第一导电通孔121可形成在第六隔离膜511中，并位在电容顶电极119-3上。

第一导电层123可形成在第七隔离膜513中，并位在第一导电通孔121上。第一钝化层601与第二钝化层603可依序形成在第七隔离膜513上。可执行一微影制程以界定出第一垫开孔201-1的位置。在微影制程之后，可执行一蚀刻制程，例如一非等向性干蚀刻制程，以形成第一垫开孔201-1。第一导电层123的顶表面的一部分可经由第一垫开孔201-1而暴露。

请参考图14、图21以及图22，在步骤S19，在所述的实施例中，一清洗制程701与一钝化制程703可执行在第一垫开孔201-1上。请参考图21，在前述蚀刻制程之后，可执行清洗制程701。清洗制程701可包括把氢与氩的一混合物当作一远距离等离子体源(remoteplasma siurce)，在制程温度介于250℃至350℃之间，一制程压力介于1Torr至10Torr之间，以及供应给设备执行清洗制程701的一偏压能量(bias energy)的存在条件下。偏压能量可介于0W至200W之间。清洗制程701可移除在第一导电层123的顶表面上的氧化物，而不会损害到第一导电层123的导电效能，而该氧化物始源于在空气中的氧气的氧化。

请参考图22，可在第二钝化层603与第一垫开孔201-1上执行钝化制程(passivation process)703。钝化制程703可包括浸渍半导体元件在一前驱物中，其中该前驱物为三甲硅基二甲胺(dimethylaminotrimethylsilane)、四甲基硅烷(tetramethylsilane)，或其类似物，是在一制程温度介于200℃至400℃之间。可使用一紫外线能量以促进钝化制程703。钝化制程703可钝化第二钝化层603以及第一钝化层601经由第一垫开孔201-1暴露的各侧壁，其是通过密封其表面毛孔以降低不合适的侧壁生长，其在接下来的处理步骤期间，可影响半导体元件的电子效能。因此，可提升半导体元件的效能与可靠度。

请参考图14、图23以及图24，在步骤S21，在所述的实施例中，一第一垫结构201可形成在第一垫开孔201-1中，而一第一上凹槽205-1可形成在第一垫结构201的一顶表面上。第一垫结构201可包括一第一下垫203、一第一上垫205以及该第一上凹槽205-1。请参考图23，第一下垫203可通过电镀或无电电镀(electroless plating)而形成在位在第一垫开孔201-1处的第一导电层123上。第一下垫203可含有镍，并可当作是在由铜所制的第一导电层123与第一上垫205之间的一阻障(barrier)。第一上垫205可通过电镀或无电电镀而形成在位在第一垫开孔201-1处的第一下垫203上。第一上垫205可含有铂、钴或其组合。可执行一微影制程以界定出第一上凹槽205-1的位置。在微影制程之后，可执行一蚀刻制程以形成第一上凹槽205-1在第一上垫205的顶表面上。

图25及图26为依据本公开一实施例中制备半导体元件100D流程的某部分的剖视示意图。

请参考图25，一中间阶段的半导体元件可通过类似于如图15到图20所图例的流程进行制造。一间隙子层209可通过一沉积制程而形成在第二钝化层603的一顶表面上，并位在第一垫开孔201-1中，该沉积制程例如化学气相沉积、物理气相沉积或其类似制程。在沉积制程之后，可执行一蚀刻制程，例如一非等向性干蚀刻制程，以移除间隙子层209形成在第二钝化层603的顶表面处以及第一垫开孔201-1的一底部的一部分，并同时形成两个间隙子209-1。可形成两个间隙子209-1以便贴合到第一垫开孔201-1的各侧壁。请参考图26，第一下垫203可形成在第一导电层123上，并位在两个间隙子209-1之间。第一上垫205可形成在第一下垫203上，并位在两个间隙子209-1之间。第一上凹槽205-1可形成在第一上垫的顶表面上，并邻近其中一间隙子209-1设置。或者是，在其他实施例中，第一上凹槽205-1可远离两个间隙子209-1设置。

图27到图29为依据本公开一实施例中制备半导体元件100E流程的某部分的剖视示意图。

请参考图27，一中间阶段的半导体元件可通过类似于如图15到图20所图例的流程所制造。可执行一微影制程以界定出第一基础凹槽123-1的位置。在微影制程之后，可执行一蚀刻制程在位在第一导电层123的顶表面上的第一基础凹槽123-1，而蚀刻制程例如一非等向性干蚀刻制程。在第一基础凹槽123-1形成之后，可执行清洗制程701以及钝化制程703。

请参考图28，第一下垫203可通过电镀或无电电镀而形成在第一导电层123与第一基础凹槽123-1上。由于第一基础凹槽123-1的存在，因此第一下垫203的一部份可沉入第一基础凹槽123-1中，并同时形成一第一下凹槽203-1在第一下垫203的一顶表面上。请参考图29，第一上垫205可通过电镀或无电电镀而形成在第一下垫203与第一下凹槽203-1上。由于第一下凹槽203-1的存在，第一上垫205的一部份可沉入第一下凹槽203-1中，并同时形成一第一上凹槽205-1在第一上垫205的一顶表面上。

图30为依据本公开一实施例中制备半导体元件100F流程的某部分的剖视示意图。

请参考图30，一中间阶段的半导体元件可通过类似于如图27及图28所图例的流程所制造。一第一中垫207可通过电镀或无电电镀而形成在第一下垫203与第一下凹槽203-1上。由于第一下凹槽203-1的存在，因此第一中垫207的一部份可沉入第一下凹槽203-1中，并同时形成一第一中凹槽207-1在第一中垫207的一顶表面上。一第一上垫205可通过电镀或无电电镀而形成在第一中垫207与第一中凹槽207-1上。由于第一中凹槽207-1的存在，因此第一上垫205的一部份可沉入第一中凹槽207-1中，并同时形成一第一上凹槽205-1在第一上垫205的一顶表面上。

图31为依据本公开一实施例中制备半导体元件100G流程的某部分的剖视示意图。图32为依据本公开一实施例中一种半导体元件100G的一中间阶段半导体元件的顶视示意图。图33为依据本公开图32中沿剖线A-A’的剖视示意图。为了清楚表示，本公开的半导体元件100G的一些部件并未显示在图32中。图34到图36为依据本公开另一实施例中制备半导体元件100G流程的某部分的剖视示意图。

请参考图31，一中间阶段的半导体元件可通过类似于如图15到图23所图例的流程所制造。可执行一微影制程以界定出一应力释放结构开孔301-1的位置。在微影制程之后，可执行一蚀刻制程，例如一非等向性干蚀刻制程，以形成应力释放结构开孔301-1，并穿经第二钝化层603与第一钝化层601。应力释放结构开孔301-1可远离第一垫结构201设置。

请参考图32及图33，一应力释放结构301可形成在应力释放结构开孔301-1中。应力释放结构301可包括一导电架303与多个隔离区段305。特别是，可形成一导电层来充填应力释放结构开孔301-1。可执行一第一平坦化制程以暴露第二钝化层603的顶表面，而第一平坦化制程例如是化学机械研磨。可执行一微影制程以界定出多个隔离区段305的位置。在微影制程之后，可执行一蚀刻制程，例如一非等向性干蚀刻制程，以形成多个开孔在导电层内，并同时将导电层转换成导电架(conductive frame)303。可形成一填充层以充填多个开孔。可执行一第二平坦化制程以暴露第二钝化层603的顶表面，并同时形成多个隔离区段305，而第二平坦化制程例如是化学机械研磨。

请参考图34，一第八隔离膜515可形成在第二钝化层603上。一第二导电通孔125可形成在第八隔离膜515中，并位在第一垫结构201上。一重分布层127可形成在第八隔离膜515上，并形成在第二导电通孔125上。一第三钝化层605可形成在第八隔离膜515与重分布层127上。可执行一平坦化制程，例如化学机械研磨，以提供一大致平坦表面给接下来的处理步骤。一第四钝化层607可形成在第三钝化层605上。可形成一第二垫开孔401-1以便穿经第四钝化层607与第三钝化层605。重分布层127的一顶表面的一部份可透过第二垫开孔401-1而暴露。请参考图35及图36，具有一第二上凹槽405-1的一第二垫结构401可通过类似于如图20到图24所图例的流程所形成。

图37及图38为依据本公开一实施例中制备半导体元件100I流程的某部分的剖视示意图。

请参考图37，一中间阶段的半导体元件可通过类似于如图31到图34所图例的流程所制造。可执行一微影制程以界定出位在重分布层127的一顶表面上的一第二基础凹槽127-1的位置。在微影制程之后，可执行一蚀刻制程，例如一非等向性干蚀刻制程，以形成第二基础凹槽127-1。在第二基础凹槽127-1形成之后，可执行清洗制程701与钝化制程703。请参考图38，一第二下垫403、一第二下凹槽403-1、一第二上垫405以及一第二上凹槽405-1可通过类似于如图27到图29所图例的流程而依序形成。

由于本公开该半导体元件的设计，第一上凹槽205-1或第二上凹槽405-1可当作是一探针尖的一导引(guide)，以避免滑动的探针尖移出第一上凹槽205-1或第二上凹槽405-1。因此，即使探针尖发生滑动，周围的钝化层仍可维持完整。结果，可改善该半导体元件的良率，且可改善该半导体元件的效能。此外，钝化层703可减少多个钝化层的不良侧壁生长。再者，应力释放结构301可分散一布线制程的一应力；因此，可减少多个隔离层或多个钝化层的分层(delamination)。结果，可改善半导体元件的良率。

虽然已详述本公开及其优点，然而应理解可进行各种变化、取代与替代而不脱离权利要求所定义的本公开的精神与范围。例如，可用不同的方法实施上述的许多制程，并且以其他制程或其组合替代上述的许多制程。

再者，本申请的范围并不受限于说明书中所述的制程、机械、制造、物质组成物、手段、方法与步骤的特定实施例。该技艺的技术人士可自本公开的公开内容理解可根据本公开而使用与本文所述的对应实施例具有相同功能或是达到实质上相同结果的现存或是未来发展的制程、机械、制造、物质组成物、手段、方法、或步骤。据此，此等制程、机械、制造、物质组成物、手段、方法、或步骤是包含于本申请的权利要求内。