具体实施方式

仅例示了根据本说明书或申请中公开的构思的实施方式的具体结构或功能描述，以描述根据本公开的构思的实施方式。根据本公开的构思的实施方式可以以各种形式实施，并且描述不限于在本说明书或申请中描述的实施方式。

将理解的是，尽管在本文中使用了术语“第一”、“第二”、“第三”等来描述各种元件，但是这些元件不应受到这些术语的限制。这些术语仅用于将一个元件与另一元件区分开。因此，在不脱离本公开的教导的情况下，在一些实施方式中的第一元件可以在其它实施方式中被称为第二元件。

此外，将理解的是，当一个元件被称为“连接”或“联接”到另一元件时，它可以直接连接或联接到另一元件，或者可以存在中间元件。相反，当一元件被称为“直接连接”或“直接联接”至另一元件时，则不存在中间元件。

本公开的实施方式提供了具有稳定的结构和改善的特性的半导体装置及制造该半导体装置的方法。

可以提供具有稳定的结构和改善的可靠性的半导体装置。另外，在制造半导体装置时，可以降低工艺难度，可以简化过程，并且可以降低成本。

图1A至图1C是例示根据本公开的实施方式的半导体装置的结构的截面图。

参照图1A，半导体装置可以包括芯片CHIP。芯片CHIP可以包括基板SUB、金属布线ML和接合结构BS。另外，芯片CHIP还可包括主结构MS、层间绝缘膜IL和绝缘间隔件SP中的至少之一。

芯片CHIP可以包括主区域MR和接合焊盘区域BR。主结构MS可以位于主区域MR中，并且接合结构BS可以位于接合焊盘区域BR中。金属布线ML和层间绝缘膜IL可以位于主区域MR和接合焊盘区域BR中。

基板SUB可以是半导体基板。基板SUB可以包括前表面FS和后表面RS，后表面RS在前表面FS的相对侧。主结构MS和层间绝缘膜IL可以形成在基板SUB的前表面FS上。层间绝缘膜IL可以是单膜或多层膜。层间绝缘膜IL可以包括诸如氧化物或氮化物之类的绝缘材料。主结构MS和金属布线ML可以形成在层间绝缘膜IL中。

主结构MS可以包括单元阵列、外围电路或其组合。另外，主结构MS可以进一步包括电连接到单元阵列或外围电路的互连结构。互连结构可以包括接触插塞、布线等。

单元阵列可以包括层叠在基板SUB上的存储器单元。例如，单元阵列包括连接在位线和源极线之间的存储器串。存储器串可以包括全部串联连接的至少一个漏极选择晶体管、多个存储器单元和至少一个源极选择晶体管。另选地，存储器串可以包括全部串联连接的至少一个漏极选择晶体管、多个漏极侧存储器单元、至少一个管式晶体管、多个源极侧存储器单元和至少一个源极选择晶体管。外围电路用于驱动存储器串，并且可以包括晶体管、电容器、电阻器、电感器、放大器、逻辑电路等。

基于芯片CHIP中包括的主结构MS的类型、功能和其它特性，芯片CHIP可以是单元芯片、外围电路芯片、存储器芯片等。当主结构MS包括单元阵列时，芯片CHIP可以是单元芯片。当主结构MS包括外围电路时，芯片CHIP可以是外围电路芯片。当主结构MS包括单元阵列和外围电路二者时，芯片CHIP可以是存储器芯片。另外，多个芯片CHIP可以彼此接合。

接合结构BS可以接合芯片CHIP并提供芯片CHIP之间的电连接。接合结构BS可以通过穿过层间绝缘膜IL和基板SUB而穿过芯片CHIP。

接合结构BS可以包括贯穿部TP和接合部BP。贯穿部TP可以穿过层间绝缘膜IL并且可以穿过金属布线ML。贯穿部TP可以电连接到金属布线ML。接合部BP可以形成在基板SUB中，并且可以通过基板SUB的后表面RS暴露于芯片CHIP的外部。

芯片CHIP可以包括第一表面S1和第二表面S2，第二表面在第一表面S1的相对侧。这里，第一表面S1可以是芯片CHIP的上表面，第二表面S2可以是芯片CHIP的下表面。然而，上表面和下表面是相对术语，并且基于立体图，第一表面S1可以是下表面并且第二表面S2可以是上表面。贯穿部TP可以通过芯片CHIP的第一表面S1暴露于芯片CHIP的外部，并且接合部BP可以通过芯片CHIP的第二表面S2暴露于芯片CHIP的外部。

接合部BP可以具有倒圆的侧壁。接合部BP的侧壁可以具有曲率。接合部BP可以具有与前表面FS相邻的上表面，与后表面RS共面的下表面、以及联接上表面和下表面的侧壁。在截面图中，接合部BP可以具有上表面和侧壁在此交汇的倒圆角。接合部BP可以具有基板SUB的前表面FS和接合部BP的侧壁在此交汇的倒圆角。另外，绝缘间隔件SP可以插置于接合部BP和基板SUB之间。绝缘间隔件SP可以包括诸如氧化物或氮化物之类的绝缘材料。接合部BP和基板SUB可以通过绝缘间隔件SP彼此绝缘。

贯穿部TP和接合部BP可以具有基本相同的宽度或可以具有不同的宽度。接合部BP可以具有比贯穿部TP的宽度宽的宽度。贯穿部TP可以在第一表面S1处具有第一宽度W1，并且接合部BP可以在第二表面S2处具有第二宽度W2。第二宽度W2可以与第一宽度W1基本相同或者可以比第一宽度W1宽。

接合结构BS可以是单膜或多层膜。贯穿部TP和接合部BP可以是一体连接的单膜。接合结构BS可以包括导电材料，并且可以包括诸如铜之类的金属。

参照图1B和图1C，半导体装置可以包括第一芯片CHIP_1和第二芯片CHIP_2。第二芯片CHIP_2可以接合至第一芯片CHIP_1，并且在第一芯片CHIP_1和第二芯片CHIP_2之间可以存在接合界面IF。

第一芯片CHIP_1可以包括第一基板SUB_1、第一金属布线ML1、第一接合结构BS1、第一主结构MS1、第一层间绝缘膜IL1和第一绝缘间隔件SP1。第一接合结构BS1可以包括第一贯穿部TP1和第一接合部BP1。第一基板SUB1可以包括第一前表面FS1和第一后表面RS1。第一接合部BP1可以从第一基板SUB_1的第一后表面RS1暴露于第一芯片CHIP_1的外部。

第二芯片CHIP_2可以包括第二基板SUB_2、第二金属布线ML2、第二接合结构BS2、第二主结构MS2、第二层间绝缘膜IL2和第二绝缘间隔件SP2。第二接合结构BS2可以包括第二贯穿部TP2和第二接合部BP2。第二基板SUB2可以包括第二前表面FS2和第二后表面RS2。第二接合部BP2可以从第二基板SUB_2的第二后表面RS2暴露于第二芯片CHIP_2的外部。

第一基板SUB1可以位于第一主结构MS1和第二主结构MS2之间。第二主结构MS2可以位于第一基板SUB_1和第二基板SUB_2之间。第二金属布线ML2可以位于第一基板SUB_1和第二基板SUB_2之间。作为参考，图1B示出了其中第一芯片CHIP_1位于第二芯片CHIP_2上的结构。然而，第二芯片CHIP_2可以位于第一芯片CHIP_1上。

第一接合部BP1和第二贯穿部TP2可以在接合界面IF处彼此接合。第一接合部BP1和第二贯穿部TP2可以彼此直接接触并且可以彼此电连接。另外，第一基板SUB1的第一后表面RS1和第二层间绝缘膜IL2可以在接合界面IF处彼此接合。例如，第一基板SUB1的第一后表面RS1和第二层间绝缘膜IL2可以通过范德华力(Van der Waals force)彼此接合。

第一芯片CHIP_1中的结构和第二芯片CHIP_2中的结构可以被定位为彼此对应。基于接合界面IF，第一主结构MS1和第二主结构MS2可以彼此对齐并且可以上下布置。基于接合界面IF，第一接合结构BS1和第二接合结构BS2也可以被定位为彼此对齐并且可以上下布置。参照图1B，第一接合结构BS1和第二接合结构BS2可以布置为使得第一接合结构BS1和第二接合结构BS2的中心对齐。

参照图1C，第一芯片CHIP_1和第二芯片CHIP_2可能未对齐，并且第一接合结构BS1和第二接合结构BS2可以布置为使得第一接合结构BS1和第二接合结构BS2的中心可能未对齐。由于第一接合部BP1比第二贯穿部TP2宽，所以即使第一芯片CHIP_1和第二芯片CHIP_2未对齐，第一芯片CHIP_1和第二芯片CHIP_2仍可以彼此电连接。

根据上述结构，接合部BP1和BP2分别形成在第一基板SUB1和第二基板SUB2中。另外，第一芯片CHIP_1和第二芯片CHIP_2可以使用第一接合结构BS1和第二接合结构BS2而彼此电连接。因此，由于没有诸如凸块或非导电膜(NCF)之类的附加结构插置于第一芯片CHIP_1和第二芯片CHIP_2之间，所以可以减小封装件的高度。

由于在接合界面IF处第一接合部BP1的宽度比第二贯穿部TP2的宽度宽，所以可以增加对齐的误差容限。另外，由于电力线的布置在布置布线时是自由的，所以可以提高半导体装置的速度。

图2A至图2D是示出根据本公开的实施方式的半导体装置的结构的图。

参照图2A，第一芯片CHIP_1可以包括第一基板SUB_1、第一金属布线ML1和第一接合结构BS1。另外，第一芯片CHIP_1可以还包括第一主结构MS1、第一层间绝缘膜IL1和第一绝缘间隔件SP1中的至少一个。

第一主结构MS1可以包括单元阵列CA和外围电路PR。单元阵列CA可以包括层叠物ST和沟道结构CH。层叠物ST可以包括以交替方式层叠的导电膜21和绝缘膜22。沟道结构CH可以包括穿过层叠物ST的沟道膜24和插置于沟道膜24和导电膜21之间的存储器膜23。存储器膜23可以进一步包括电荷阻挡膜、数据储存膜和隧道绝缘膜中的至少一个。沟道膜24可以具有管状结构，并且可以在沟道膜24内部形成间隙填充绝缘膜(未示出)。外围电路PR可以包括晶体管TR，并且晶体管TR可以包括栅电极26和栅极绝缘膜25。外围电路PR可以位于与单元阵列相同的水平，或者可以位于与单元阵列不同的水平。

另外，第一主结构MS1可以还包括互连结构IT，该互连结构IT连接至单元阵列CA或外围电路PR。互连结构IT可以包括接触插塞27、布线28等。

第二芯片CHIP_2可以包括第二基板SUB_2、第二金属布线ML2和第二接合结构BS2。另外，第二芯片CHIP_2可以还包括第二主结构MS2、第二层间绝缘膜IL2和第二绝缘间隔件SP2中的至少一个。

第二主结构MS2可以包括单元阵列CA和外围电路PR。另外，第二主结构MS2可以还包括连接至单元阵列CA或外围电路PR的互连结构IT。由于第二主结构MS2的详细配置与第一主结构MS1的详细配置相似，因此将省略其重复描述。

参照图2B，第一芯片CHIP_1可以包括第一主结构MS1，并且第一主结构MS1可以包括单元阵列CA。另外，第一主结构MS1可以还包括连接至单元阵列CA的互连结构。

第二芯片CHIP_2可以包括第二主结构MS2，并且第二主结构MS2可以包括外围电路PR。另外，第二主结构MS2可以还包括连接到外围电路PR的互连结构。

参照图2C，第一芯片CHIP_1可以包括第一主结构MS1，并且第一主结构MS1可以包括单元阵列CA。另外，第一主结构MS1可以还包括连接至单元阵列CA的互连结构。

第二芯片CHIP_2可以包括第二主结构MS2，并且第二主结构MS2可以包括单元阵列CA。另外，第二主结构MS2可以还包括连接至单元阵列CA的互连结构IT。作为参考，尽管在本图中未示出，但是包括外围电路的第三芯片可以进一步接合至第一芯片CHIP_1或第二芯片CHIP_2。

参照图2D，第一芯片CHIP_1可以包括第一主结构MS1，并且第一主结构MS1可以包括单元阵列CA。另外，第一主结构MS1可以还包括连接至单元阵列CA的互连结构。

第二芯片CHIP_2可以包括第二主结构MS2，并且第二主结构MS2可以包括单元阵列CA和外围电路PR。另外，第二主结构MS2可以还包括连接到单元阵列CA或外围电路PR的互连结构。

根据上述结构，多个芯片可以彼此接合。接合的芯片可以具有相同的主结构或可以具有不同的主结构。接合的芯片可以彼此电连接并且可以共享主结构的一部分。例如，接合的芯片中的一些芯片可以包括外围电路，并且在另一实施方式中，芯片可以共享外围电路。

图3是用于描述根据本公开的实施方式的制造半导体装置的方法的流程图。

首先，执行FAB工艺(S310)。这里，FAB工艺也称为晶圆级工艺或在线(in-line)工艺。FAB工艺需要在晶圆上重复形成图案以形成具有集成电路的管芯。这里，管芯可以是芯片或半导体芯片。FAB工艺可以包括在基板上形成单元阵列的工艺，在基板上形成外围电路的工艺或者在基板上形成单元阵列和外围电路的工艺。另外，FAB工艺可以包括形成连接到单元阵列或外围电路的互连的工艺。

FAB工艺可以进一步包括晶圆测试。晶圆测试用于测试管芯的电气特性。晶圆测试可以确定不良管芯和正常管芯。另外，FAB工艺可以进一步包括形成接合结构的工艺。例如，可以在形成互连之后形成接合结构。另选地，可以在执行晶圆测试之后形成接合结构。

接下来，执行封装工艺(S320)。封装工艺需要电气布线的连接，使得芯片可以接收外部电力或与外部装置通信。封装工艺也可以需要封装芯片以保护芯片免受物理冲击或化学反应。封装工艺可以包括研磨工艺、切割工艺、接合工艺、标记工艺、模制工艺等。这里，接合工艺可以包括将芯片和芯片彼此接合的工艺，将芯片和晶圆彼此接合的工艺，将晶圆和晶圆彼此接合的工艺，布线接合工艺等。

根据上述工艺，在封装工艺之前形成接合结构。例如，预先在FAB工艺中形成接合结构。因此，在封装工艺中不需要形成凸块、非导电膜(NCF)等。另外，芯片可以通过接合工艺彼此同时物理地和电气地连接。因此，可以简化封装工艺并且可以降低成本。

图4A至图4G是用于描述根据本公开的实施方式的制造半导体装置的方法的图。在下文中，将省略重复的描述。

参照图4A，主结构MS形成在基板40上。基板40可以是包括诸如硅之类的半导体材料的半导体基板。基板40可以是晶圆。基板40可以包括主区域MR和接合焊盘区域BR。主区域MR可以包括单元阵列区域CAR和外围电路区域PRR。作为参考，主区域MR可以包括仅单元阵列区域CAR或仅外围电路区域PRR。

接下来，在基板40的前表面FS上形成主结构MS。主结构MS可以形成在主区域MR中，并且可以包括单元阵列和外围电路中的至少一个。可以在单元阵列区域CAR中形成单元阵列，并且可以在外围电路区域PRR中形成外围电路。

单元阵列CA可以包括层叠物ST和沟道结构CH。层叠物ST可以包括以交替方式层叠的导电膜51和绝缘膜52。沟道结构CH可以包括穿过层叠物ST的沟道膜54和插置于沟道膜54和导电膜51之间的存储器膜53。存储器膜53可以进一步包括电荷阻挡膜、数据储存膜和隧道绝缘膜中的至少一个。沟道膜54可以具有管状结构，并且可以在沟道膜54的内部形成间隙填充绝缘膜(未示出)。外围电路PR可以包括晶体管TR，并且晶体管TR可以包括栅电极56和栅极绝缘膜55。

另外，主结构MS可以还包括连接至单元阵列CA的互连结构IT和连接至外围电路PR的互连结构IT中的至少一个。互连结构IT可以包括接触插塞57、布线58等。

第一层间绝缘膜41可以形成在主区域MR和接合焊盘区域BR中。第一层间绝缘膜41可以包括诸如氧化物或氮化物之类的绝缘材料。第一层间绝缘膜41可以是单膜或多层膜。可以在第一层间绝缘膜41中形成诸如单元阵列、外围电路和互连结构之类的主结构MS。可以在形成单元阵列、外围电路或互连结构之前或之后形成第一层间绝缘膜41。

接下来，在第一层间绝缘膜41上形成金属布线42。金属布线42可以形成在主区域MR和接合焊盘区域BR中。例如，在层间绝缘膜41上形成金属膜之后，在金属膜上形成掩模图案。接下来，通过使用掩模图案作为蚀刻屏障来蚀刻金属膜以形成金属布线42。在形成金属布线42之后，可以去除掩模图案，并且可以执行清洁工艺。金属布线42可以包括诸如铝之类的金属。

参照图4B，在金属布线42上形成第二层间绝缘膜43。在金属布线42上沉积绝缘材料之后，可以执行平坦化工艺以形成第二层间绝缘膜43。可以通过化学机械抛光(CMP)的方法来执行平坦化工艺。第二层间绝缘膜43可以包括诸如氧化物或氮化物之类的绝缘材料。例如，第二层间绝缘膜43可以包括通过高密度等离子体(HDP)的方法形成的氧化物膜。

接下来，形成穿过第二层间绝缘膜43、金属布线42和第一层间绝缘膜41并且暴露出基板40的第一开口OP1。可以通过使用蚀刻工艺来形成第一开口OP1。首先，在第二层间绝缘膜43上形成用于形成接合结构的掩模图案44。掩模图案44可以覆盖单元阵列区域CAR和外围电路区域PRR并且使接合焊盘区域BR部分地暴露。接下来，通过使用掩模图案44作为蚀刻屏障来蚀刻第二层间绝缘膜43、金属布线42和第一层间绝缘膜41来形成第一开口OP1。在形成第一开口OP1之后，可以去除掩模图案44并且可以执行清洁工艺。

第一开口OP1可以形成为使基板40暴露的深度。第一开口OP1可以穿过金属布线42，并且金属布线42可以通过第一开口OP1暴露出来。

参照图4C，在第一开口OP1中形成保护间隔件45。保护间隔件45在随后的工艺中保护第一层间绝缘膜41、金属布线42和第二层间绝缘膜43。保护间隔件45可以包括相对于基板40具有高蚀刻选择性的材料。当基板40包括硅时，保护间隔件45可以包括氮化物。在实施方式中，在沿着第一开口OP1的内表面形成间隔件材料之后，执行回蚀工艺。可以通过回蚀工艺来蚀刻形成于第一开口OP1的下表面上的间隔件材料，并且可以形成保护间隔件45。

接下来，蚀刻基板40以形成第二开口OP2。第二开口OP2可以连接到第一开口OP1。第二开口OP2可以比第一开口OP1宽。可以通过使用各向同性蚀刻工艺来形成第二开口OP2。例如，通过使用干法清洁工艺、湿法蚀刻工艺或其组合来形成第二开口OP2。在截面图中，第二开口OP2可以在上表面和侧壁之间以及在下表面和侧壁之间具有角部。另外，至少一个角部可以具有倒圆形状。例如，第二开口OP2可以具有球状物的形状。

参照图4D，绝缘间隔件46形成在第二开口OP2中。在后续工艺中形成的接合结构和基板40可以通过绝缘间隔件46彼此绝缘。绝缘间隔件46可以包括诸如氧化物或氮化物之类的绝缘材料。绝缘间隔件46可以沿着第二开口OP2的内表面形成。例如，第二基板40的通过第二开口OP2暴露出的表面被氧化以形成绝缘间隔件46。由于通过第一开口OP1暴露出的金属布线42由保护间隔件45保护，因此可以防止金属布线42在氧化工艺中被氧化。

参照图4E，去除保护间隔件45。接下来，在第一开口OP1和第二开口OP2中形成接合结构47。接合结构47可以包括第一开口OP1中的贯穿部47A和第二开口OP2中的接合部47B。贯穿部47A可以与金属布线42接触。接合部47B可以形成在基板40中并且可以与绝缘间隔件46接触。

接合结构47可以包括诸如铜之类的金属，并且可以通过沉积方法形成。例如，通过无电镀覆(EP)沉积方法来形成接合结构47。在形成金属膜以填充第一开口OP1和第二开口OP2之后，可以通过使金属膜平坦化来形成接合结构47。可以基于化学机械抛光(CMP)方法执行平坦化工艺。

参照图4F，将基板40上下颠倒，使得基板40的后表面RS在顶部。接下来，部分地去除基板40，直到暴露出接合结构47。因此，接合结构47可以在基板40的后表面RS上暴露出来。具体地，接合部47B可以在基板40的后表面RS上暴露出来。在实施方式中，可以通过使用背面研磨方法、化学机械抛光(CMP)方法或湿法蚀刻工艺、或其组合来部分地去除基板40。在部分地去除基板40的工艺中，也可以去除接合部47B的一部分和绝缘间隔件46的一部分。另外，可以根据被去除的基板40的量来调整剩余的接合部47B的宽度。

参照图4G，第一芯片CHIP_1和第二芯片CHIP_2彼此接合。可以通过重复图4A至图4F的工艺来制备第一芯片CHIP_1和第二芯片CHIP_2。另外，为了制备第一芯片CHIP_1和第二芯片CHIP_2，可以还执行将晶圆切割成芯片单元的工艺。例如，将其上形成有主结构MS、接合结构47等的基板40切割并分离成多个芯片。

第一芯片CHIP_1和第二芯片CHIP_2可以包括相同的主结构MS或可以包括不同的主结构MS。两个或更多个芯片可以彼此接合。除了将芯片和芯片彼此接合之外，可以将晶圆和晶圆或者将晶圆和芯片彼此接合。

第一芯片CHIP_1的第二层间绝缘膜43和第二芯片CHIP_2的基板40可以通过接合工艺彼此接合。例如，第二芯片CHIP_2的基板40的后表面RS可以与第一芯片CHIP_1的第二层间绝缘膜43接触并接合至第一芯片CHIP_1的第二层间绝缘膜43。

第一芯片CHIP_1的接合结构47和第二芯片CHIP_2的接合结构47可以彼此接合。例如，第一芯片CHIP_1的贯穿部47A和第二芯片CHIP_2的接合部47B可以彼此接合。因此，第一芯片CHIP_1的接合结构47和第二芯片CHIP_2的接合结构47可以彼此电连接，并且第一芯片CHIP_1和第二芯片CHIP_2可以彼此电连接。另外，由于第二芯片CHIP_2的接合部47B比第一芯片CHIP_1的贯穿部47A宽，所以可以增加用于第一芯片CHIP_1和第二芯片CHIP_2之间的对齐的误差容限。

接下来，尽管在该图中未示出，但是可以执行诸如布线接合、模制和标记之类的附加封装工艺。

在上述方法中，图4A至图4E可对应于图3的FAB工艺S310，并且图4F和4G可以对应于图3的封装工艺S320。根据上述方法，可以在FAB工艺中形成接合结构。因此，不需要形成凸块、非导电膜(NCF)等。另外，第一芯片CHIP_1和第二芯片CHIP_2之间的物理连接和电连接可以同时执行。因此，可以简化封装工艺并且可以降低成本。

图5A至图5C是用于描述根据本公开的实施方式的制造半导体装置的方法的图，并且涉及形成接合结构的方法。在下文中，将省略重复的描述。

参照图5A，形成位于基板60中的第二开口OP2和穿过第二层间绝缘膜63、金属布线62和第一层间绝缘膜61的第一开口OP1。

接下来，在第一开口OP1和第二开口OP2中形成绝缘材料64。例如，沿着第一开口OP1和第二开口OP2的内表面沉积绝缘材料。可以在第二层间绝缘膜63上也形成绝缘材料64。绝缘材料64可以包括氧化物。

参照图5B，部分地蚀刻绝缘材料64以暴露出第一开口OP1中的金属布线62。为了部分地蚀刻绝缘材料64，可以使用牺牲膜65和掩模图案66。首先，形成牺牲膜65和掩模图案66。牺牲膜65可以形成为填充第二开口OP2并且至少部分地填充第一开口OP1。牺牲膜65可以包括诸如旋涂碳(SOC)之类的流动性材料。在第二层间绝缘膜63上也可以形成牺牲膜65。

接下来，使用掩模图案66作为蚀刻屏障来蚀刻绝缘材料64。因此，金属布线62暴露出来，并且形成绝缘间隔件64A。接下来，可以去除掩模图案66、牺牲膜65和绝缘材料64，并且可以执行清洁工艺。

参照图5C，形成接合结构67。接合结构67可以包括与金属布线62接触的贯穿部67A和形成在基板60中的接合部67B。绝缘间隔件64A可以插置于接合部67B和基板60之间以使接合部67B和基板60彼此绝缘。另外，绝缘间隔件64A可以延伸至贯穿部67A的侧壁的一部分，并且可以形成为围绕贯穿部67A的侧壁的一部分。绝缘间隔件64A可以插置于贯穿部67A和第一层间绝缘膜61之间。然而，绝缘间隔件64A不插置于贯穿部67A和金属布线62之间。接下来，尽管在该图中未示出，可以进一步执行以上参照图4F和图4G描述的工艺。

根据上述制造方法，可以使用沉积工艺来形成绝缘间隔件64A。

图6是例示根据本公开的实施方式的存储器系统的配置的框图。

参照图6，存储器系统1000包括存储器装置1200和控制器1100。

存储器装置1200用于存储诸如文本、图形和软件代码之类的各种数据类型。存储器装置1200可以是非易失性存储器。另外，存储器装置1200可以具有以上参照图1A至图5C描述的结构。可以基于参照图1A至图5C描述的制造方法来制造存储器装置1200。作为实施方式，存储器装置1200可以包括第一芯片，该第一芯片包括第一基板、第一单元阵列、第一金属布线和第一接合结构。第一接合结构可以包括穿过第一金属布线的第一贯穿部和形成在第一基板中的第一接合部。第二芯片可以包括第二基板、第二单元阵列、第二金属布线和第二接合结构。第二接合结构可以包括穿过第二金属布线的第二贯穿部和形成在第二基板中的第二接合部。第二芯片可以接合至第一芯片。具体地，第一芯片的第一接合部和第二芯片的第二贯穿部可以彼此接合。由于存储器装置1200的结构和制造存储器装置1200的方法与参照图1A至图5C中的描述相同，因此将省略其详细描述。

控制器1100连接到主机和存储器装置1200并且被配置为响应于来自主机的请求来访问存储器装置1200。例如，控制器1100被配置为控制存储器装置1200的读取操作、写入操作、擦除操作和后台操作等。

控制器1100包括随机存取存储器(RAM)1110、中央处理单元(CPU)1120、主机接口1130、纠错码电路1140、存储器接口1150等。

这里，RAM 1110可以用作CPU 1120的操作存储器、存储器装置1200与主机之间的缓存存储器、存储器装置1200与主机之间的缓冲存储器等。作为参考，可以用静态随机存取存储器(SRAM)、只读存储器(ROM)等代替RAM 1110。

CPU 1120被配置为控制控制器1100的整体操作。例如，CPU 1120被配置为操作诸如存储在RAM 1110中的闪存转换层(FTL)之类的固件。

主机接口1130被配置为执行与主机的接口连接。例如，控制器1100通过诸如通用串行总线(USB)协议、多媒体卡(MMC)协议、外围组件互连(PCI)协议、PCI-快速(PCI-E)协议、高级技术附件(ATA)协议、串行ATA协议、并行ATA协议、小型计算机小型接口(SCSI)协议、增强型小磁盘接口(ESDI)协议、集成驱动电子设备(IDE)协议和专用协议之类的各种接口协议中的至少一种与主机通信。

ECC电路1140被配置为使用纠错码(ECC)来检测和纠正从存储器装置1200读取的数据中包含的错误。

存储器接口1150被配置为执行与存储器装置1200的接口连接。例如，存储器接口1150包括NAND接口或NOR接口。

作为参考，控制器1100可以还包括用于临时存储数据的缓冲存储器(未示出)。这里，缓冲存储器可以用于临时存储通过主机接口1130向外部传送的数据，或者临时存储通过存储器接口1150从存储器装置1200传送的数据。此外，控制器1100可以还包括存储用于与主机进行接口连接的代码数据的ROM。

如上所述，由于根据本公开的实施方式的存储器系统1000包括具有改善的集成度和改善的特性的存储器装置1200，因此存储器系统1000的集成度和特性也可以得到改善。

图7是例示根据本公开的实施方式的存储器系统的配置的框图。在下文中，将省略重复的描述。

参照图7，存储器系统1000'包括存储器装置1200'和控制器1100。另外，控制器1100包括RAM 1110、CPU 1120、主机接口1130、ECC电路1140、存储器接口1150等。

存储器装置1200'可以是非易失性存储器。存储器装置1200'可以具有以上参照图1A至图5C描述的结构，并且可以根据参照图1A至图5C描述的制造方法来制造。作为实施方式，存储器装置1200'可以包括第一芯片，该第一芯片包括第一基板、第一单元阵列、第一金属布线和第一接合结构。第一接合结构可以包括穿过第一金属布线的第一贯穿部和形成在第一基板中的第一接合部。第二芯片可以包括第二基板、第二单元阵列、第二金属布线和第二接合结构。第二接合结构可以包括穿过第二金属布线的第二贯穿部和形成在第二基板中的第二接合部。第二芯片可以接合至第一芯片。具体地，第一芯片的第一接合部和第二芯片的第二贯穿部可以彼此接合。由于存储器装置1200'的结构和制造存储器装置1200'的方法与参照图1A至图5C中的描述相同，因此将省略其详细描述。

另外，存储器装置1200'可以是由多个存储器芯片配置的多芯片封装件。多个存储器芯片被划分成多个组，并且多个组被配置为通过第一通道CH1至第k通道CHk与控制器1100通信。另外，属于一组的存储器芯片被配置为通过公共通道与控制器1100通信。作为参考，可以修改存储器系统1000'，使得一个存储器芯片连接到一个通道。

如上所述，由于根据本公开的实施方式的存储器系统1000'包括具有改善的集成度和改善的特性的存储器装置1200'，因此存储器系统1000'的集成度和特性也可以得到改善。具体地，通过以多芯片封装件配置存储器装置1200'，可以增加存储器系统1000'的数据储存容量，并且可以提高驱动速度。

图8是例示根据本公开的实施方式的计算系统的配置的框图。在下文中，将省略重复的描述。

参照图8，计算系统2000包括存储器装置2100、CPU 2200、RAM 2300、用户接口2400、电源2500、系统总线2600等。

存储器装置2100存储通过用户接口2400提供的数据、由CPU 2200处理的数据等。另外，存储器装置2100通过系统总线2600电连接到CPU 2200、RAM 2300、用户接口2400、电源2500等。例如，存储器装置2100可以通过控制器(未示出)连接到系统总线2600或者可以直接连接到系统总线2600。当存储器装置2100直接连接到系统总线2600时，控制器的功能可以由CPU 2200、RAM 2300等执行。

这里，存储器装置2100可以是非易失性存储器。存储器装置2100可以具有以上参照图1A至图5C描述的结构，并且可以根据参照图1A至图5C描述的制造方法来制造。作为实施方式，存储器装置2100可以包括第一芯片，该第一芯片包括第一基板、第一单元阵列、第一金属布线和第一接合结构。第一接合结构可以包括穿过第一金属布线的第一贯穿部和形成在第一基板中的第一接合部。第二芯片可以包括第二基板、第二单元阵列、第二金属布线和第二接合结构。第二接合结构可以包括穿过第二金属布线的第二贯穿部和形成在第二基板中的第二接合部。第二芯片可以接合至第一芯片。具体地，第一芯片的第一接合部和第二芯片的第二贯穿部可以彼此接合。由于存储器装置2100的结构和制造存储器装置2100的方法与参照图1A至图5C中描述的相同，因此将省略其详细描述。

另外，存储器装置2100可以是包括多个存储器芯片的多芯片封装件，如参照图7所述。

具有这种配置的计算系统可以是计算机、超移动PC(UMPC)、工作站、上网本、个人数字助理(PDA)、便携式计算机、网络平板、无线电话、移动电话、智能电话、电子书、便携式多媒体播放器(PMP)、便携式游戏机、导航装置、黑匣子、数码相机、3维电视、数字音频记录仪、数字音频播放器、数字图片记录仪、数字图片播放器、数字视频记录仪和数字视频播放器、能够在无线环境中发送和接收信息的装置、配置家庭网络的各种电子装置之一、配置计算机网络的各种电子装置之一、配置远程信息处理网络的各种电子装置之一、RFID装置等。

如上所述，由于根据本公开的实施方式的计算系统2000包括具有改善的集成度和改善的特性的存储器装置2100，所以计算系统2000的特性也可以得到改善。

图9是例示根据本公开的实施方式的计算系统的框图。

参照图9，计算系统3000包括软件层，该软件层包括操作系统3200、应用3100、文件系统3300、转换层3400等。另外，计算系统3000包括诸如存储器装置3500之类的硬件层。

操作系统3200可以管理计算系统3000的软件、硬件资源等，并且可以控制中央处理单元的程序执行。应用3100可以是在计算系统3000上执行的各种应用程序，并且可以是由操作系统3200执行的实体。

文件系统3300是指用于管理计算系统3000中存在的数据、文件等的逻辑结构。文件系统3300可以基于规则来组织要存储在存储器装置3500中的文件或数据。可以基于在计算系统3000中使用的操作系统3200来确定文件系统3300。例如，当操作系统3200是Microsoft公司的Windows系统时，文件系统3300可以是文件分配表(FAT)、NT文件系统(NTFS)等。另外，当操作系统3200是Unix/Linux系统时，文件系统3300可以是扩展文件系统(EXT)、Unix文件系统(UFS)、日志文件系统(JFS)等。

尽管在本图中将操作系统3200、应用3100和文件系统3300示为单独的框，但是应用3100和文件系统3300可以包括在操作系统3200中。

转换层3400响应于来自文件系统3300的请求而转换适合于存储器装置3500的形式的地址。例如，转换层3400将文件系统3300生成的逻辑地址转换为存储器装置3500的物理地址。这里，逻辑地址和物理地址的映射信息可以存储在地址转换表中。例如，转换层3400可以是闪存转换层(FTL)、通用闪存链接层(ULL)等。

存储器装置3500可以是非易失性存储器。另外，存储器装置3500可以具有以上参照图1A至图5C描述的结构，并且可以根据参照图1至图5C描述的制造方法来制造。作为实施方式，存储器装置3500可以包括第一芯片，其包括第一基板、第一单元阵列、第一金属布线和第一接合结构。第一接合结构可以包括穿过第一金属布线的第一贯穿部和形成在第一基板中的第一接合部。第二芯片可以包括第二基板、第二单元阵列、第二金属布线和第二接合结构。第二接合结构可以包括穿过第二金属布线的第二贯穿部和形成在第二基板中的第二接合部。第二芯片可以接合至第一芯片。具体地，第一芯片的第一接合部和第二芯片的第二贯穿部可以彼此接合。由于存储器装置3500的结构和制造存储器装置3500的方法与参照图1A至图5C中描述的相同，因此将省略其详细描述。

具有这样的配置的计算系统3000可以被划分为在高层区域中执行的操作系统层和在低层区域中执行的控制器层。这里，应用3100、操作系统3200和文件系统3300可以包括在操作系统层中，并且可以由计算系统3000的操作存储器来驱动。另外，转换层3400可以包括在操作系统层中或控制器层中。

如上所述，由于计算系统3000包括具有改善的集成度和改善的特性的存储器装置3500，所以计算系统3000的特性也可以得到改善。

尽管已经根据实施方式具体描述了本公开的技术精神，但是应当注意，上述实施方式是出于描述的目的而非限制。另外，本领域技术人员将理解，在本公开的技术精神的范围内可以有各种实施方式。

相关申请的交叉引用

本申请要求于2019年11月6日在韩国知识产权局提交的韩国专利申请No.10-2019-0140874的优先权，其全部内容通过引用合并于此。