阅读说明：本技术 多芯片封装的半导体器件及其形成方法 (Multi-chip packaged semiconductor device and forming method thereof ) 是由 刘峻 于 2020-08-31 设计创作，主要内容包括：本发明提供能减小封装面积、缩短信号传输路径、提高产品高频性能和数据传输性能的多芯片封装的半导体器件及其形成方法。多芯片封装的半导体器件包括：包括第一衬底、设在第一衬底的第一表面上的第一内插触点、及设在第一内插器的与第一表面相对的第二表面上的第二内插触点的第一内插器,第二内插触点通过第一衬底电连接至第一内插触点；通过第二内插触点附接到第一内插器的第二表面的、包括沿第一半导体结构的层叠方向层叠的多个NAND管芯的第一半导体结构；通过第二内插触点附接到第一内插器的第二表面的、包括沿第二半导体结构的层叠方向层叠的多个逻辑工艺兼容管芯的第二半导体结构；以及通过第一内插触点附接到第一内插器的电路板。(The invention provides a multi-chip packaged semiconductor device and a forming method thereof, which can reduce the packaging area, shorten the signal transmission path and improve the high-frequency performance and the data transmission performance of the product. A semiconductor device of a multi-chip package includes: a first interposer including a first substrate, a first interposer contact provided on a first surface of the first substrate, and a second interposer contact provided on a second surface of the first interposer opposite to the first surface, the second interposer contact being electrically connected to the first interposer contact through the first substrate; a first semiconductor structure including a plurality of NAND dies stacked in a stacking direction of the first semiconductor structure, attached to a second surface of the first interposer by second interposer contacts; a second semiconductor structure attached to the second surface of the first interposer by second interposer contacts and including a plurality of logic process compatible dies stacked in a stacking direction of the second semiconductor structure; and a circuit board attached to the first interposer by the first interposer contacts.)

多芯片封装的半导体器件及其形成方法

技术领域

本发明涉及多芯片封装的半导体器件及其形成方法，尤其涉及通过内插器结构来实现2.5D的多芯片封装的半导体器件及其形成方法。

背景技术

以往，随着集成电路在智能手机、汽车电子、人工智能等新兴领域中的应用，对封装技术也提出了更高的要求。为了减小电路规模、降低功耗、提高电路性能，将多个芯片等元件配置于同一封装内并通过连接将这些元件的功能整合在一起的多芯片封装技术正得以广泛运用。

作为现有的多芯片封装技术，例如可以举出如图8所示的存储器封装，该存储器封装主要是以金线连接的高堆叠封装来构成。如图8所示，在基板上层叠多块芯片或膜堆叠，利用金线的线弧将芯片的引脚与基板上的金手指进行连接后，以塑封料对基板、金线和芯片等进行包覆，在基板的与塑封面相反一侧的面上形成焊球，从而形成多芯片封装的结构。

然而，在这样的现有的封装结构中，例如在对图8的存储器封装结构进行俯视时，由于金线的线弧和金手指的存在，封装后的外形面积比内部芯片的面积增加至少30％。而封装结构中的基板的费用(即，去除硅芯片后的成本)占整个封装费用的主要部分，因此，会大大增加多芯片封装的半导体器件的成本。同时，随着半导体性能的不断升级，对基板的要求也越来越高，而采用现有的封装方式使得基板的结构变得越来越复杂，设计周期加长，从而制约了产品推向市场的速度。另外，用于现有封装方式的基板结构复杂，交货期较长，加之市场波动的存在，往往会对基板的备料造成很大的困扰。

此外，传统的金线(WB)工艺的导电路径较长，会限制芯片组的高频性能。并且，受到打线的制约，单层芯片可以引出的I/O端子的数量有限，难以提高产品的数据传输性能。

发明内容

本发明的目的在于，提供一种能减小封装面积、缩短信号传输路径、提高产品的高频性能和数据传输性能的多芯片封装的半导体器件，以及形成该多芯片封装的半导体器件的方法。

为了解决上述问题，本发明的第一方面所涉及的多芯片封装的半导体器件包括：

第一内插器，该第一内插器包括第一衬底、设置在所述第一衬底的第一表面上的第一内插触点、以及设置在所述第一内插器的与所述第一表面相对的第二表面上的第二内插触点，所述第二内插触点通过所述第一衬底电连接至所述第一内插触点；

第一半导体结构，该第一半导体结构通过所述第二内插触点附接到所述第一内插器的第二表面，所述第一半导体结构包括沿着所述第一半导体结构的层叠方向层叠的多个NAND管芯；

第二半导体结构，该第二半导体结构通过所述第二内插触点附接到所述第一内插器的第二表面，所述第二半导体结构包括沿着所述第二半导体结构的层叠方向层叠的多个逻辑工艺兼容管芯；以及

电路板，该电路板通过所述第一内插触点附接到所述第一内插器。

另外，为了解决上述问题，本发明的第二方面所涉及的用于形成多芯片封装的半导体器件的方法包括：

第一内插器形成步骤，在该第一内插器形成步骤中，设置第一衬底，在所述第一衬底的第一表面上设置第一内插触点，在所述第一内插器的与所述第一表面相对的第二表面上设置第二内插触点，所述第二内插触点通过所述第一衬底电连接至所述第一内插触点；

第一半导体结构形成步骤，在该第一半导体结构形成步骤中，将所述第一半导体结构通过所述第二内插触点附接到所述第一内插器的第二表面，所述第一半导体结构包括沿着所述第一半导体结构的层叠方向层叠的多个NAND管芯；

第二半导体结构形成步骤，在该第二半导体结构形成步骤中，将所述第二半导体结构通过所述第二内插触点附接到所述第一内插器的第二表面，所述第二半导体结构包括沿着所述第二半导体结构的层叠方向层叠的多个逻辑工艺兼容管芯；以及

电路板形成步骤：在该电路板形成步骤中，形成电路板，将所述电路板通过所述第一内插触点附接到所述第一内插器。

根据本发明所涉及的多芯片封装的半导体器件及其形成方法，能减小封装面积，缩短信号传输路径，提高产品的高频性能和数据传输性能。

附图说明

图1是表示本发明的多芯片封装的半导体器件的结构的示意图。

图2(A)～图2(D)是本发明的实施方式1在形成多芯片封装的半导体器件的过程中的主要的工艺截面示意图。

图3是对形成实施方式1的多芯片封装的半导体器件的方法进行说明的流程图。

图4(A)～图4(D)是本发明的实施方式2在形成多芯片封装的半导体器件的过程中的主要的工艺截面示意图。

图5是对形成实施方式2的多芯片封装的半导体器件的方法进行说明的流程图。

图6(A)～图6(D)是本发明的实施方式3在形成多芯片封装的半导体器件的过程中的主要的工艺截面示意图。

图7是对形成实施方式3的多芯片封装的半导体器件的方法进行说明的流程图。

图8是表示现有的存储器封装的结构的示意图。

标号说明

1 第一内插器

1a 第一衬底

1b 第二内插触点

1c 第一内插触点

2 第一半导体结构

2a～2d NAND管芯

21 第一键合触点

22 第一贯穿硅通道

23 第一管芯触点

24 第二内插器

24a 第二衬底

24b 第四内插触点

24c 第三内插触点

3 第二半导体结构

3a～3e 逻辑工艺兼容管芯

31 第二键合触点

32 第二贯穿硅通道

33 第二管芯触点

34 第三内插器

34a 第三衬底

34b 第六内插触点

34c 第五内插触点

4 电路板

100、100A、100B、100C 多芯片封装的半导体器件

具体实施方式

为了更清楚地说明本申请的实施例的技术方案，下面将对实施例描述中所需要使用的附图作简单的介绍。显而易见地，下面描述中的附图仅仅是本申请的一些示例或实施例，对于本领域的普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图将本申请应用于其他类似情景。除非从语言环境中显而易见或另做说明，图中相同标号代表相同结构或操作。

除非另外具体说明，否则在这些实施例中阐述的部件和步骤的相对布置、数字表达式和数值不限制本申请的范围。同时，应当明白，为了便于描述，附图中所示出的各个部分的尺寸并不是按照实际的比例关系绘制的。对于相关领域普通技术人员已知的技术、方法和设备可能不作详细讨论，但在适当情况下，所述技术、方法和设备应当被视为授权说明书的一部分。在这里示出和讨论的所有示例中，任何具体值应被解释为仅仅是示例性的，而不是作为限制。因此，示例性实施例的其它示例可以具有不同的值。应注意到：相似的标号和字母在下面的附图中表示类似项，因此，一旦某一项在一个附图中被定义，则在随后的附图中不需要对其进行进一步讨论。

在本申请的描述中，需要理解的是，方位词如“前、后、上、下、左、右”、“横向、竖向、垂直、水平”和“顶、底”等所指示的方位或位置关系通常是基于附图所示的方位或位置关系，仅是为了便于描述本申请和简化描述，在未作相反说明的情况下，这些方位词并不指示和暗示所指的装置或元件必须具有特定的方位或者以特定的方位构造和操作，因此不能理解为对本申请保护范围的限制；方位词“内、外”是指相对于各部件本身的轮廓的内外。

为了便于描述，在这里可以使用空间相对术语，如“在……之上”、“在……上方”、“在……上表面”、“上面的”等，用来描述如在图中所示的一个器件或特征与其他器件或特征的空间位置关系。应当理解的是，空间相对术语旨在包含除了器件在图中所描述的方位之外的在使用或操作中的不同方位。例如，如果附图中的器件被倒置，则描述为“在其他器件或构造上方”或“在其他器件或构造之上”的器件之后将被定位为“在其他器件或构造下方”或“在其他器件或构造之下”。因而，示例性术语“在……上方”可以包括“在……上方”和“在……下方”两种方位。该器件也可以其他不同方式定位(旋转90度或处于其他方位)，并且对这里所使用的空间相对描述作出相应解释。

此外，需要说明的是，使用“第一”、“第二”等词语来限定零部件，仅仅是为了便于对相应零部件进行区别，如没有另行声明，上述词语并没有特殊含义，因此不能理解为对本申请保护范围的限制。此外，尽管本申请中所使用的术语是从公知公用的术语中选择的，但是本申请说明书中所提及的一些术语可能是申请人按他或她的判断来选择的，其详细含义在本文的描述的相关部分中说明。此外，要求不仅仅通过所使用的实际术语，而是还要通过每个术语所蕴含的意义来理解本申请。

下面，参照图1，对本申请的多芯片封装的半导体器件的基本结构进行说明。

图1是表示本申请的多芯片封装的半导体器件的结构的示意图。如图1所示，多芯片封装的半导体器件100包括第一内插器1、第一半导体结构2、第二半导体结构3及电路板4。

第一内插器1包括第一衬底1a，该第一衬底1a可以由硅(例如单晶硅)、陶瓷、玻璃或任何其他适当的材料所构成。在第一衬底1a的第一表面(图中为下表面)上设有第一内插触点1c，在第一衬底1a的与第一表面相对的第二表面(图中为上表面)上设有第二内插触点1b。在一些实施例中，利用导电凸块(例如焊料凸块)或导电焊盘来作为上述第一内插触点1c和第二内插触点1b。第二内插触点1b通过第一衬底1a电连接至第一内插触点1c。

作为将第二内插触点1b与第一内插触点1c进行电连接的方式之一，例如可以在第一衬底1a中形成未图示的贯通孔，当第一衬底1a由硅构成时，该贯通孔又可称为“贯穿硅通孔”(TSV)。另外，也可以在第一衬底1a的第一表面和第二表面上分别形成未图示的正面重新分布层和背面重新分布层。贯穿硅通孔延伸通过第一衬底1a，并电连接至正面重新分布层、背面重新分布层、第一内插触点1b和第二内插触点1c，从而实现了第一内插触点1c与第二内插触点1b之间的电连接。

图1左侧的虚线框表示第一半导体结构2。如图所示，第一半导体结构2通过第二内插触点1b附接到第一内插器1的第二表面。第一半导体结构2包括多个沿该第一半导体结构2的层叠方向层叠的NAND管芯，每个NAND管芯均包括NAND存储器单元的阵列。在图1中，示出了NAND管芯为3DNAND Array(三维NAND存储器单元的阵列)的情况，但本申请并不局限于此。例如，NAND管芯也可以由2DNAND Array(二维NAND存储器单元的阵列)所构成。另外，图中示出了第一半导体结构2由4个3DNAND Array构成的情况，但对于构成第一半导体结构2的NAND管芯的数量并没有特别限定，只要第一半导体结构2仅包括存储器单元的阵列即可。关于第一半导体结构2中的多个NAND管芯的配置和结合方式，将在下文中进行详细说明。

图1右侧的虚线框表示第二半导体结构3。如图所示，第二半导体结构3通过第二内插触点1b附接到第一内插器1的第二表面。第二半导体结构3包括多个沿该第二半导体结构3的层叠方向层叠的逻辑工艺兼容管芯。此处，第二半导体结构3中的逻辑工艺兼容管芯包括可以以与逻辑器件的制造工艺相当的方式制造的任何半导体器件。图中，作为具体示例，列举出了逻辑工艺兼容管芯由DRAM Array(动态随机存取存储器的阵列)、DRAM CMOS(动态随机存取存储器互补金属氧化物半导体)、3DNAND CMOS(三维NAND存储器互补金属氧化物半导体)以及Controller(控制器)，但本申请的逻辑工艺兼容管芯并不局限于此。例如，逻辑工艺兼容管芯也可以包括处理器、其他种类的RAM(随机存取存储器)(例如SRAM(静态随机存取存储器))、以及用于NAND管芯中的存储器单元阵列的***电路等。

另外，如图所示，电路板4通过第一内插触点1c附接到第一内插器1。即，第一半导体结构2和第二半导体结构3分别通过第二内插触点1b、第一衬底1a和第一内插触点1c而与电路板4相连接。

根据本申请的上述基本结构，由于以内插器的方式代替传统的打金线的方式来形成多芯片封装的半导体器件，因此，能节约金线弧线导致的面积浪费，从而能进一步减小多芯片封装的半导体器件的整体面积。另外，由于第一半导体结构2和第二半导体结构3均通过形成于第一内插器1表面的第二内插触点1b、第一内插器1的第一衬底1a和第一内插触点1c而与电路板4相连接，因此，与传统的打金线的方式相比，能缩短信号的传输路径，从而能提高产品的高频性能和数据传输性能。

下面，参照图2～图7，对本申请的优选实施方式进行说明。

实施方式1.

图2(A)～图2(D)是本实施方式1在形成多芯片封装的半导体器件100A的过程中的主要的工艺截面示意图，图3是对形成本实施方式1的多芯片封装的半导体器件100A的方法进行说明的流程图。

同时参照图2和图3。首先，如图2(A)所示，利用例如单晶硅等材料来形成衬底基材，通过深硅刻蚀在衬底基材中形成微孔，利用铜(Cu)、钴(Co)等高分子导体来对所形成的微孔进行填充，以形成TSV(Through Silicon Via：贯穿硅通孔)，并进行晶圆减薄，使所形成的TSV露出，从而形成第一衬底1a。在该第一衬底1a的第二表面(图中为上表面)形成正面重新分布层、以及导电焊盘或导电凸块等第二内插触点1b，使所形成的第二内插触点1b与TSV进行电连接，并且，在该第一衬底1a的第一表面(图中为下表面)形成背面重新分布层、以及导电焊盘或导电凸块等第一内插触点1c，使所形成的第一内插触点1c与TSV进行电连接，由此，形成如图2(A)所示的第一内插器1(步骤ST1)。

接着，如图2(B)所示，将构成第一半导体结构的最下层的NAND管芯2a以芯片倒装的方式配置于第一内插器1的第二表面，进行芯片对准并通过第二内插触点1b与第一内插器1进行键合，从而将NAND管芯2a附接到第一内插器1。同时，将构成第二半导体结构的最下层的逻辑工艺兼容管芯3a以芯片倒装的方式配置于第一内插器1的第二表面，进行芯片对准并通过第二内插触点1b与第一内插器1进行键合，从而将逻辑工艺兼容管芯3a附接到第一内插器1(步骤ST2)。

然后，如图2(C)所示，准备用于形成第一半导体结构的多个NAND管芯2b、2c、2d和用于形成第二半导体结构的多个逻辑工艺兼容管芯3b、3c、3d，分别在这些NAND管芯2b、2c、2d、逻辑工艺兼容管芯3b、3c、3d、以及之前所形成的NAND管芯2a、逻辑工艺兼容管芯3a的彼此相对的一侧形成多个由铜(Cu)、钴(Co)等金属所构成的纳米级别的小尺寸的导电互连，从而形成第一键合触点21和第二键合触点31。如图2(c)所示，对于第一半导体结构，将多个形成有第一键合触点21的NAND管芯2b、2c、2d依次至NAND管芯2a，使彼此相对的第一键合触点21相接触，由此将多个NAND管芯2a、2b、2c、2d彼此键合(步骤ST3)。

作为多个NAND管芯之间的键合方式，例如可以采用混合键合(Hybrid Bonding)的方式，即，在不使用中间层(焊料或粘合剂等)的情况下在不同表面之间形成键合，并同时获得金属-金属键合和电介质-电介质键合的方式。具体而言，例如在NAND管芯2a和NAND管芯2b的相对的电介质面上分别形成彼此相对的第一键合触点21，使NAND管芯2a与NAND管芯2b在键合面处相接触，使NAND管芯2a的第一键合触点21与NAND管芯2b的第一键合触点21在键合面处相接触，使NAND管芯2a的电介质与NAND管芯2b的电介质在上述键合面处相接触，利用上述相互接触的电介质和第一键合触点21来构成混合键合的结构。重复上述混合键合的过程，依次层叠NAND管芯2b、2c、2d，最终形成第一半导体结构2。另外，对于多个逻辑工艺兼容管芯3a、3b、3c、3d，也可以采用相同的混合键合的方式来进行键合，形成第二半导体结构3。

最后，如图2(D)所示，形成电路板4，将电路板4通过第一内插触点1c附接到第一内插器1，最终完成本实施方式1的多芯片封装的半导体器件100A(步骤ST4)。

根据本实施方式1的上述结构，由于采用混合键合的方式来完成多层的NAND管芯彼此和多层的逻辑工艺兼容管芯彼此之间的键合，因此，与传统的打金线的方式相比，不受打线的制约，单层的NAND管芯和逻辑工艺兼容管芯可以引出并列的多排I/O(输入输出端子)，从而能进一步提高产品的数据传输性能。另外，由于用铜(Cu)、钴(Co)等的键合触点代替金(Au)线来进行连接，因此，能降低寄生电阻和寄生电感，从而能进一步产品的高频性能和传输性能。此外，由于混合键合的加工速率远大于打金线的方式，因此，能缩短产品加工的周期，提高生产效率。

实施方式2.

图4(A)～图4(D)是本实施方式2在形成多芯片封装的半导体器件100B的过程中的主要的工艺截面示意图，图5是对形成本实施方式2的多芯片封装的半导体器件100B的方法进行说明的流程图。

实施方式2的多芯片封装的半导体器件100B与实施方式1的多芯片封装的半导体器件100A的不同点在于，第一半导体结构中的多个NAND管芯和第二半导体结构中的多个逻辑工艺兼容管芯分别通过设于其中的贯穿硅通道以及位于贯穿硅通道两端的管芯触点来进行电连接。实施方式2的其他结构及其形成方法与实施方式1相同，下面主要对不同点进行说明。

同时参照图4和图5。首先，与实施方式1相同，如图4(A)所示，在形成有TSV的第一衬底1a的第二表面形成正面重新分布层以及第二内插触点1b，在第一衬底1a的第一表面形成背面重新分布层以及第一内插触点1c，使所形成的第一内插触点1c、第二内插触点1b通过TSV进行电连接，由此形成图4(A)所示的第一内插器1(步骤ST1)。

接着，与实施方式1相同，如图4(B)所示，将构成第一半导体结构的最下层的NAND管芯2a以及构成第二半导体结构的最下层的逻辑工艺兼容管芯3a以芯片倒装的方式配置于第一内插器1的第二表面，进行芯片对准并通过第二内插触点1b与第一内插器1进行键合，从而将NAND管芯2a和逻辑工艺兼容管芯3a附接到第一内插器1。(步骤ST2)。

然后，如图4(C)所示，准备用于形成第一半导体结构的多个NAND管芯2b、2c、2d和用于形成第二半导体结构的多个逻辑工艺兼容管芯3b、3c、3d、3e，分别在NAND管芯2a、2b、2c、2d以及管芯逻辑工艺兼容管芯3a、3b、3c、3d、3e中形成第一贯穿硅通道22以及第二贯穿硅通道32，并且，在各第一贯穿硅通道22的两端形成第一管芯触点23，在各第二贯穿硅通道32的两端形成第二管芯触点33。另外，将多个NAND管芯2a、2b、2c、2d通过第一贯穿硅通道22以及多个NAND管芯彼此之间的第一管芯触点23来进行电连接。并且，将多个逻辑工艺兼容管芯3a、3b、3c、3d、3e通过第二贯穿硅通道32以及多个NAND管芯彼此之间的第一管芯触点33来进行电连接(步骤ST5)。

作为上述第一贯穿硅通道22和第二贯穿硅通道32的结构和形成方式，例如可采用与形成上述第一内插器1时所采用的“TSV”相同的结构和形成方式，此处不再进行赘述。

最后，与实施方式1相同，如图4(D)所示，形成电路板4，将电路板4通过第一内插触点1c附接到第一内插器1，最终完成本实施方式2的多芯片封装的半导体器件100B(步骤ST4)。

根据本实施方式2的上述结构，也能获得减小封装面积、缩短信号传输路径、提高产品的高频性能和数据传输性能的效果。

实施方式3.

图6(A)～图6(D)是本实施方式3在形成多芯片封装的半导体器件100C的过程中的主要的工艺截面示意图，图7是对形成本实施方式3的多芯片封装的半导体器件100C的方法进行说明的流程图。

实施方式3的多芯片封装的半导体器件100C与实施方式1、2的多芯片封装的半导体器件100A、100B的不同点在于，在多个NAND管芯之间以及多个逻辑工艺兼容管芯之间分别***有多个第二内插器以及多个第三内插器，多个NAND管芯与多个第二内插器沿第一半导体结构的层叠方向交替层叠配置，多个逻辑工艺兼容管芯与多个第三内插器沿第二半导体结构的层叠方向交替层叠配置。实施方式3的其他结构及其形成方法与实施方式1、2相同，下面主要对不同点进行说明。

同时参照图6和图7。首先，与实施方式1、2相同，如图6(A)所示，在形成有TSV的第一衬底1a的第二表面形成正面重新分布层以及第二内插触点1b，在第一衬底1a的第一表面形成背面重新分布层以及第一内插触点1c，使所形成的第一内插触点1c、第二内插触点1b通过TSV进行电连接，由此形成图4(A)所示的第一内插器1(步骤ST1)。

接着，与实施方式1、2相同，如图6(B)所示，将构成第一半导体结构的最下层的NAND管芯2a以及构成第二半导体结构的最下层的逻辑工艺兼容管芯3a以芯片倒装的方式配置于第一内插器1的第二表面，进行芯片对准并通过第二内插触点1b与第一内插器1进行键合，从而将NAND管芯2a和逻辑工艺兼容管芯3a附接到第一内插器1。(步骤ST2)。

然后，如图6(C)所示，准备用于形成第一半导体结构的多个NAND管芯2b、2c、2d和用于形成第二半导体结构的多个逻辑工艺兼容管芯3b、3c、3d。另外，准备多个用于在NAND管芯2a、2b、2c、2d之间进行连接的第二内插器24、以及多个用于在逻辑工艺兼容管芯3a、3b、3c、3d之间进行连接的第三内插器34(步骤ST6)。

作为形成第二内插器24和第三内插器34的方式，可以采用与形成上述第一内插器1相同的方式。即，在形成有TSV的第二衬底24a的第四表面(图中为上表面)形成正面重新分布层以及第四内插触点24b，在第二衬底24a的与第四表面相对的第三表面(图中为下表面)形成背面重新分布层以及第三内插触点24c，使第四内插触点24c通过第二衬底24a中的TSV电连接至第三内插触点24b。另外，在形成有TSV的第三衬底34a的第六表面(图中为上表面)形成正面重新分布层以及第六内插触点34b，在第三衬底34a的与第六表面相对的第五表面(图中为下表面)形成背面重新分布层以及第五内插触点34c，使第六内插触点34b通过第三衬底34a中的TSV电连接至第五内插触点34c。

随后，如图6(C)所示，将多个NAND管芯2b、2c、2d与所形成的多个第二内插器24沿第一半导体结构的层叠方向交替层叠配置，同时，将多个逻辑工艺兼容管芯3a、3b、3c、3d与所形成的多个第三内插器34沿第二半导体结构的层叠方向交替层叠配置(步骤ST7)。

之后，将各NAND管芯通过第三内插触点24c附接到相邻的第二内插器24的第三表面，并通过第四内插触点24b附接到相邻的第二内插器24的第四表面，由此形成第一半导体结构2。同时，将各逻辑工艺兼容管芯通过第五内插触点34c附接到相邻的第三内插器34的第五表面，并通过第六内插触点34b附接到相邻的第三内插器34的第六表面，由此形成第二半导体结构3(步骤ST8)。

最后，与实施方式1、2相同，如图6(D)所示，形成电路板4，将电路板4通过第一内插触点1c附接到第一内插器1，最终完成本实施方式3的多芯片封装的半导体器件100C(步骤ST4)。

根据本实施方式3的上述结构，也能获得减小封装面积、缩短信号传输路径、提高产品的高频性能和数据传输性能的效果。

以上对本申请的各实施方式进行了说明，但本申请并不局限于此。应当认为本次披露的实施方式的所有方面仅是举例表示，并非是限制性的。本申请的范围由权利要求书来表示，而并非由上述实施方式来表示，本申请的范围还包括与权利要求书等同的含义及范围内的所有的修正和变形。