具体实施方式

请参考第1图，第1图为本发明实施例一集成电路(integrated circuit，IC)10的示意图。IC 10具有静电放电(electrostatic discharge，ESD)保护机制，IC 10包括信号焊垫100、内部电路102、可变阻抗电路104以及开关电路106。信号焊垫100可用以在正常模式(normal mode)接收输入信号，以及可用以在静电放电模式(ESD mode)接收静电放电信号(ESD signal)。输入信号可以是直流电压或交流电压，ESD信号可以是ESD电流或ESD电压。内部电路102可用以在正常模式处理输入信号。可变阻抗电路104具有第一端耦接信号焊垫100，第二端耦接内部电路102，以及控制端。可变阻抗电路104可用以在正常模式于信号焊垫100与内部电路102之间提供低阻抗路径，以及可用以在ESD模式于信号焊垫100与内部电路102之间提供高阻抗路径。开关电路106具有第一端耦接可变阻抗电路104的控制端，第二端耦接参考电压端，以及控制端用以接收节点电压Vn。开关电路106可用以在正常模式使可变阻抗电路104的控制端具有第一特定电压，以及可用以在ESD模式使可变阻抗电路106的控制端为电性浮接(electrically floating)。此外，参考电压Vref可施加于参考电压端，参考电压Vref可为接地电压(如0伏特)或其它具有低电压位准的固定电压。

节点A可形成于信号焊垫100与可变阻抗电路104的第一端之间。节点B可形成于可变阻抗电路104的第二端与内部电路102之间。换句话说，在正常模式下，可变阻抗电路104于节点A与节点B之间提供的低阻抗路径相当于是对输入信号提供从信号焊垫100至内部电路102的传输路径，以使内部电路102可正常接收并处理输入信号。另一方面，在ESD模式下，可变阻抗电路104于节点A与节点B之间提供的高阻抗路径相当于是增加ESD信号从信号焊垫100传输至内部电路102的难度(如高阻抗路径相当于是用以为内部电路102提供额外的承受ESD信号的能力，进而阻挡ESD信号进入内部电路102)，使得ESD信号在节点A到节点B之间大幅降低，因此ESD信号将不易直接进入内部电路102，从而避免内部电路102被损坏。如此一来，本发明可适当设计电路以在正常模式下不影响内部电路102的运作，且在ESD模式下能降低ESD信号对内部电路102的影响。此外，本发明还可透过适当设计可变阻抗电路104的电路尺寸，以具有较小电路面积(如可变阻抗电路104在IC 10的整体电路面积中所占比例为小于0.5％)及寄生电容。较小的寄生电容有利于在正常模式下维持输入信号的完整性以及可改善对内部电路102的切换速度的影响。

详细来说，在正常模式，节点电压Vn与开关电路106的第一端的电压或第二端的电压的电压差的绝对值大于开关电路106的阈值电压(threshold voltage)的绝对值，使开关电路106为导通状态。导通的开关电路106可使可变阻抗电路104的控制端为电性耦接参考电压端以具有第一特定电压(如接近参考电压端上的参考电压Vref)，可变阻抗电路104从而提供低阻抗路径。另一方面，在ESD模式，节点电压Vn与开关电路106的第一端的电压或第二端的电压的电压差的绝对值小于开关电路106的阈值电压的绝对值，使开关电路106为截止状态。截止的开关电路106可使可变阻抗电路104的控制端为电性浮接，可变阻抗电路104从而提供高阻抗路径。值得注意的是，节点电压Vn可与内部电路102的电源启闭状态有关或可由其它电路提供。本领域具通常知识者当可据以进行修饰或变化，而不限于此。

具体而言，请参考第2图，第2图为本发明实施例另一IC 20的示意图。可变阻抗电路104可包括至少一开关。值得注意的是，开关的数量与IC 20的ESD保护能力有关。也就是说，可变阻抗电路104在设计上具有弹性。进一步而言，可设计开关的数量与IC 20的ESD保护能力之间的关系为正相关。第2图的实施例以可变阻抗电路104包括n个开关SW1～SWn为例进行说明。n个开关SW1～SWn可以形成堆栈(stack)结构。详细来说，开关SWi具有第一端耦接可变阻抗电路104的第一端，第二端耦接可变阻抗电路104的第二端，以及控制端耦接可变阻抗电路104的控制端。开关SW1具有第一端耦接可变阻抗电路104的第一端，第二端耦接开关SWi的第一端，以及控制端耦接可变阻抗电路104的控制端。开关SWn具有第一端耦接开关SWi的第二端，第二端耦接可变阻抗电路104的该第二端，以及控制端耦接可变阻抗电路104的控制端。变量n及i为正整数，1<i<n。开关SW1～SWn各者可包括P通道金属氧化物半导体(P-channel metal oxide semiconductor，PMOS)晶体管、P通道场效晶体管(P-channel field effect transistor，PFET)或假晶高速电子迁移率晶体管(pseudomorphichigh electron mobility transistor，pHEMT)。此外，本发明可透过选用具有较小尺寸的PMOS晶体管、PFET或pHEMT，以使可变阻抗电路104具有较小的电路面积及寄生电容。第2图的实施例是以开关SW1～SWn各者包括PMOS晶体管为例进行说明。开关SW1～SWn的第一端可为PMOS晶体管的漏极与源极之一，第二端可为PMOS晶体管的漏极与源极之另一，以及控制端可为PMOS晶体管的栅极。

如第2图所示，开关电路106的控制端耦接内部电路102，节点电压Vn与内部电路102的电源启闭状态有关。开关电路106可包括PMOS晶体管或N通道金属氧化物半导体(N-channel metal oxide semiconductor，NMOS)晶体管。第2图的实施例以开关电路106包括NMOS晶体管Mn为例进行说明。开关电路106的第一端可为NMOS晶体管Mn的漏极，第二端可为NMOS晶体管Mn的源极，以及控制端可为NMOS晶体管Mn的栅极。

在正常模式，内部电路102为电源开启(power on)状态，以使节点电压Vn具有第二特定电压。亦即，参考电压Vdd施加于内部电路102的高位准参考电压端，及参考电压Vref施加于内部电路102的低位准参考电压端，用以对内部电路102供电，使内部电路102可正常运作(如用以处理输入信号)。与内部电路102的电源开启状态有关的节点电压Vn因内部电路102的运作而具有第二特定电压，使得节点电压Vn与NMOS晶体管Mn的源极的电压的电压差(又或是NMOS晶体管Mn的栅源极电压差)的绝对值大于NMOS晶体管Mn的阈值电压的绝对值，从而使NMOS晶体管Mn为导通状态。如此一来，开关SW1～SWn的控制端为电性耦接至具有参考电压Vref的参考电压端而具有较低电压位准，开关SW1～SWn因此为导通状态，可变阻抗电路104便可于信号焊垫100与内部电路102之间提供低阻抗路径。

另一方面，在ESD模式，内部电路102为电源关闭(power off)状态，以使节点电压Vn具有浮接电压。亦即，参考电压Vdd未施加于内部电路102的高位准参考电压端，及参考电压Vref未施加于内部电路102的低位准参考电压端，内部电路102的高位准参考电压端及低位准参考电压端为电性浮接，内部电路102因而未被供电。与内部电路102的电源关闭状态有关的节点电压Vn因内部电路102未被供电而具有浮接电压，使得节点电压Vn与NMOS晶体管Mn的源极的电压的电压差(又或是NMOS晶体管Mn的栅源极电压差)的绝对值小于NMOS晶体管Mn的阈值电压的绝对值，从而使NMOS晶体管Mn为截止状态。如此一来，开关SW1～SWn的控制端为电性浮接，开关SW1～SWn因此为截止状态，可变阻抗电路104便可于信号焊垫100与内部电路102之间提供高阻抗路径。其中，浮接电压可具有不特定电压。

值得注意的是，在其它实施例中，当开关电路106包括PMOS晶体管时，开关电路106的第一端可为PMOS晶体管的源极，第二端可为PMOS晶体管的漏极，以及控制端可为PMOS晶体管的栅极。在正常模式下，节点电压Vn亦因内部电路102的运作而具有第二特定电压，使得节点电压Vn与PMOS晶体管的源极的电压的电压差(又或是PMOS晶体管的源栅极电压差)的绝对值大于PMOS晶体管的阈值电压的绝对值，从而使PMOS晶体管为导通状态。如此一来，开关SW1～SWn的控制端为电性耦接至具有参考电压Vref的参考电压端而具有较低电压位准，开关SW1～SWn因此为导通状态，可变阻抗电路104便可于信号焊垫100与内部电路102之间提供低阻抗路径。另外，在ESD模式下，节点电压Vn亦因内部电路102未被供电而具有浮接电压，使得节点电压Vn与PMOS晶体管的源极的电压的电压差(又或是PMOS晶体管的源栅极电压差)的绝对值小于PMOS晶体管的阈值电压的绝对值，从而使PMOS晶体管为截止状态。如此一来，开关SW1～SWn的控制端为电性浮接，开关SW1～

SWn因此为截止状态，可变阻抗电路104便可于信号焊垫100与内部电路102之间提供高阻抗路径。

具体而言，请参考第3图，第3图为本发明实施例另一IC 30的示意图。IC 30与第2图所示的IC 20大致相似，因此结构与功能相似的组件以相同符号表示，IC 30与IC 20的主要差别在于，IC 30还包括静电放电侦测电路(ESD detection circuit)300，用以根据输入信号或ESD信号产生节点电压Vn。详细来说，ESD侦测电路300具有第一端耦接于信号焊垫100与可变阻抗电路104的第一端之间，第二端耦接参考电压端，以及输出端耦接开关电路106的控制端，用以输出节点电压Vn。第3图的实施例以开关电路106包括NMOS晶体管Mn为例进行说明。在此情况下，ESD侦测电路300可包括电阻Res及电容Cap。电阻Res具有第一端耦接ESD侦测电路300的第一端，以及第二端耦接ESD侦测电路300的输出端。电容Cap具有第一端耦接电阻Res的第二端，以及第二端耦接ESD侦测电路300的第二端。其中，可设计电阻Res与电容Cap的时间常数(time constant)大于ESD信号的脉宽(pulse width)且小于输入信号的切换时间(如电阻Res与电容Cap的时间常数可设计为大于100ns且小于300ns)。在其它实施例中，在内部电路102本身具有串联于节点A与参考电压端之间的电阻与电容的情况下，则可将其作为ESD侦测电路，也即开关电路106的控制端将与内部电路102耦接，并与内部电路102内的其它组件共享电阻与电容，而不需于内部电路102的外部再额外设置电阻Res与电容Cap。

在正常模式，输入信号会从信号焊垫100经过节点A，由于设计电阻Res与电容Cap的时间常数小于输入信号的切换时间，电容Cap对输入信号而言相当于断路(opencircuit)，使得节点电压Vn被拉升至接近节点A上的电压，节点电压Vn与NMOS晶体管Mn的源极的电压的电压差(又或是NMOS晶体管Mn的栅源极电压差)的绝对值大于NMOS晶体管Mn的阈值电压的绝对值，从而使NMOS晶体管Mn为导通状态。如此一来，开关SW1～SWn的控制端为电性耦接至具有参考电压Vref的参考电压端而具有较低电压位准，开关SW1～SWn因此为导通状态，可变阻抗电路104便可于信号焊垫100与内部电路102之间提供低阻抗路径。在ESD模式，ESD信号会从信号焊垫100经过节点A，电容Cap对高频的ESD信号而言相当于短路(short circuit)，使得节点电压Vn被拉低至接近参考电压端上的参考电压Vref，或者说，由于设计电阻Res与电容Cap的时间常数大于ESD信号的脉宽，而使得节点电压Vn在ESD信号的脉宽时间内被拉低至接近参考电压端上的参考电压Vref。因此，节点电压Vn与NMOS晶体管Mn的源极的电压的电压差(又或是NMOS晶体管Mn的栅源极电压差)的绝对值小于NMOS晶体管Mn的阈值电压的绝对值，从而使NMOS晶体管Mn为截止状态。如此一来，开关SW1～SWn的控制端为电性浮接，开关SW1～SWn因而为截止状态，可变阻抗电路104便可于信号焊垫100与内部电路102之间提供高阻抗路径。

另一方面，请参考第4图，第4图为本发明实施例另一IC 40的示意图。IC 40与第3图所示的IC 30大致相似，因此结构与功能相似的组件以相同符号表示，IC 40与IC 30的主要差别在于，第4图的实施例以开关电路106包括PMOS晶体管Mp为例进行说明。而IC 40所包括的ESD侦测电路400外部连结方式与ESD侦测电路300相似，惟所包含的组件不同。在开关电路106包括PMOS晶体管Mp的情况下，ESD侦测电路400可包括至少一二极管以及阻抗组件Z。值得注意的是，二极管的数量与输入信号的操作电压有关。进一步而言，可设计至少一二极管的整体导通电压大于输入信号在正常模式下的操作电压。阻抗组件Z可包括电感及/或电阻。也就是说，ESD侦测电路400在设计上具有弹性。第4图的实施例以ESD侦测电路400包括m个二极管D1～Dm，且阻抗组件Z包括电阻为例进行说明。m个二极管D1～Dm可以形成堆栈结构。详细来说，二极管Dj具有第一端耦接ESD侦测电路400的第一端，以及第二端耦接ESD侦测电路400的输出端。二极管D1具有第一端耦接ESD侦测电路400的第一端，以及第二端耦接二极管Dj的第一端。二极管Dm具有第一端耦接二极管Dj的第二端，以及第二端耦接ESD侦测电路400的输出端。阻抗组件Z具有第一端耦接二极管Dm的第二端，以及第二端耦接ESD侦测电路400的第二端。其中，变量m及j为正整数，1<j<m。然而，当ESD侦测电路400仅包括二极管Dj及阻抗组件Z时，则阻抗组件Z的第一端耦接二极管Dj的第二端。二极管D1～Dm的第一端可为阳极，第二端可为阴极。在其它实施例中，亦可使用至少一以二极管形式连接(diodeconnected)的晶体管取代ESD侦测电路400内的至少一二极管D1～Dm。此外，在其它实施例中，在内部电路102本身具有串联于节点A与参考电压端之间的至少一二极管与阻抗组件的情况下，则可将其作为ESD侦测电路，也即开关电路106的控制端将与内部电路102耦接，并与内部电路102内的其它组件共享至少一二极管与阻抗组件，而不需于内部电路102的外部再额外设置至少一二极管D1～Dm与阻抗组件Z。

在正常模式，输入信号会从信号焊垫100经过节点A，由于设计二极管D1～Dm的整体导通电压大于输入信号在正常模式下的操作电压，也就是说，节点A上的电压会小于二极管D1～Dm的整体导通电压，因此二极管D1～Dm为截止状态，使得节点电压Vn为接近参考电压端上的参考电压Vref，节点电压Vn与PMOS晶体管Mp的源极的电压的电压差(又或是PMOS晶体管Mp的源栅极电压差)的绝对值大于PMOS晶体管Mp的阈值电压的绝对值，从而使PMOS晶体管Mp为导通状态。如此一来，开关SW1～SWn的控制端为电性耦接至具有参考电压Vref的参考电压端而具有较低电压位准，开关SW1～SWn因而为导通状态，可变阻抗电路104便可于信号焊垫100与内部电路102之间提供低阻抗路径。在ESD模式，ESD信号会从信号焊垫100经过节点A，节点A上的电压会大于二极管D1～Dm的整体导通电压，因此二极管D1～Dm为导通状态，使得节点电压Vn可视为节点A上的电压减去二极管D1～Dm的整体导通电压，节点电压Vn与PMOS晶体管的源极的电压的电压差(又或是PMOS晶体管Mp的源栅极电压差)的绝对值小于PMOS晶体管的阈值电压的绝对值，从而使PMOS晶体管Mp为截止状态。如此一来，开关SW1～SWn的控制端为电性浮接，开关SW1～SWn因而为截止状态，可变阻抗电路104便可于信号焊垫100与内部电路102之间提供高阻抗路径。

请参考第5图，第5图为本发明实施例另一IC 50的示意图。IC 50与第1图所示的IC10大致相似，因此结构与功能相似的组件以相同符号表示，IC 50与IC 10的主要差别在于，IC 50另包括ESD侦测电路500以及静电放电保护装置(ESD protection device)502。ESD侦测电路500可以第3图所示的ESD侦测电路300或第4图所示的ESD侦测电路400实现，于此不再赘述以求简洁。ESD保护装置502具有第一端耦接于信号焊垫100(如ESD保护装置502的第一端耦接于信号焊垫100与ESD侦测电路500的第一端之间，或者，ESD保护装置502的第一端耦接于节点A)，以及第二端耦接参考电压端。ESD保护装置502用以在ESD模式提供ESD信号放电路径。进一步而言，ESD信号放电路径是用以将ESD信号分流(shunt)到参考电压端，以减少ESD信号的强度。换言之，在ESD模式下，IC 50的结构不仅可透过ESD保护装置502将ESD信号分流到参考电压端，还可透过可变阻抗电路104提供的高阻抗路径使ESD信号更加不易直接进入内部电路102(如高阻抗路径相当于是用以为内部电路102提供额外的承受ESD保护装置502的导通电阻与ESD信号所产生的电压的能力，进而阻挡ESD信号进入内部电路102)。亦即，ESD保护装置502与可变阻抗电路104可用以对内部电路102提供双层ESD保护机制，有利于提升IC 50的ESD保护能力。值得注意的是，在上述实施例中，是透过可变阻抗电路104提供的高阻抗路径来降低ESD信号进入内部电路102，而可不增加ESD保护装置502的电路尺寸。因此，相较于现有技术透过增加ESD保护装置的电路尺寸(如增加为原电路尺寸的3倍)的做法，可变阻抗电路104(如电路尺寸为ESD保护装置502的0.3倍)与ESD保护装置502可具有较小的整体电路面积(如电路尺寸为ESD保护装置502的1.3倍)，且相对存在较小的寄生电容。在其它实施例中，可不额外设置ESD侦测电路500，而是将开关电路106的控制端耦接内部102，以使节点电压Vn与内部电路102的电源启闭状态有关，亦或是节点电压Vn可由内部电路102内的组件提供。此外，节点电压Vn亦可由其它电路提供。

详细来说，请参考第6图，第6图为本发明实施例第5图所示的IC 50的电路示意图。IC 50与第3图所示的IC 30大致相似，因此结构与功能相似的组件以相同符号表示，IC50与IC 30的主要差别在于，IC 50还包括ESD保护装置502，且ESD保护装置502是以电阻、电容、反向器及NMOS晶体管结构实现。在ESD模式，电阻、电容及反向器用以控制NMOS晶体管为导通状态，以提供ESD信号放电路径。第6图所示的ESD保护装置502的电路操作为本领域通常知识者所熟知，于此不再赘述以求简洁。此外，请参考第7图至第10图，第7图至第10图为本发明实施例第6图所示的ESD保护装置502的变化实施例。如第7图至第10图所示，ESD保护装置502的电路结构可分别以硅控整流器(Silicon-Controlled Rectifier，SCR)结构、MOS晶体管结构、二极管结构以及电感实现，用以在ESD模式提供ESD信号放电路径。第7图至第10图的电路操作为本领域通常知识者所熟知，于此不再赘述以求简洁。

综上所述，本发明可适当设计电路以在正常模式形成低阻抗路径阻，使内部电路可正常接收并处理输入信号，而不影响内部电路的运作。并可在ESD模式形成高阻抗路径，以降低ESD信号对内部电路的影响。此外，本发明可透过适当设计可变阻抗电路的电路尺寸(如设计可变阻抗电路所包括的开关数量以及选用具有适当尺寸的开关)，以具有较小电路面积及寄生电容，不但设计上较为简单、也较具有弹性，且生产成本较低。

以上所述仅为本发明的较佳实施例，凡依本发明权利要求范围所做的等同变化与修饰，皆应属本发明的保护范围。